RUSVott

Добрый день!
Подскажите, пожалуйста, какой контроллер справится. Или хотя бы, есть ли такие :)
С программированием и микроконтроллерами раньше не работал, поэтому терминология может хромать. Да и образования нету :)

Нужно 45-50 входных ножек, 30-35 для выхода :)
Выполнять операции булевой логики, триггеров RS и промежуточных "флагов"

Как пример, можно ли выполнить такую операцию:


http://**************************/download/file.php?id=24795&sid=e06695636fd4b416adde81e1efd95ed2

I 3 - это входной сигнал (в МК видимо немного по другому назовётся)
F NN.X - это "флаг", или наверное, для мк правильнее сказать, бит "X" из 8-ми битного регистра NN
То есть в примере, F сначала инвертируются а потом выполняется AND, и на выходе F 68.1 устанавливается в 1 или 0.
Соответственно где то по программе дальше этот бит тоже служит условием.

Может быть STM32 или плис Ottira. Или другие? :)

Всем заранее спасибо!

@fr0stir

Я к тому что графическая лог. схема никоим боком ни к LD, ни к FBD.

А я писал к вот к чему.

0

@fr0stir

Та-даааам! Для особого цинизма можно загнать туда ядро 8051 и перейти к варианту 1.

Об чем и речь. И цинизм не больше, чем интерпретатор вкорячивать.

Можно их повесить на ноги с прерываниями.

Можно конечно, но вот опять таки параллельной обработки не будет, придется так или иначе эмулировать "псевдосинхронную" обработку.

Вопрос не в скорости реагирования муфт и концевиков, а в скорости поступления входных сигналов.

0

@oomomstir

Сложность для программиста в Verilog`е в том, что у программиста "мозги работают" поточно-последовательно, а у плисовода "параллельно".
"Я так думаю"(С) Ничего ИМХО плохого в этом нет, просто не за все задачи стоит программисту браться.
Ну, программисты разные есть. Водятся, к примеру, махровые функциональщики и прочие декларативщики, которые вообще не думают в рамках последовательного выполнения программы (императивной парадигма), переучиваться на такое с императивщины - довольно тяжело, но полезно для общего развития. В тот же Хаскель (при всей его внешней простоте) мне въехать ещё трудней, чем в verilog, а это именно программистская тема.

Вот мне и интересно. Жду выводов топик-стартера :-)
(Благо, понятно, что задача любым способом решается - хоть МК, хоть ПЛИС диаграммами, хоть ПЛИС верилогом/вхдл - какой же будет проще для него? Лично я бы ПЛИС взял, только если бы МК быстродействия не хватало, но то я)

0

@fr0stir

Я бы за МК реализацию брался если не нужно гарантировать синхронную обработку множества входных сигналов.
А так бы наверно поискал ПЛИСовода. Поскольку вкуривать Verilog интересно, но мало ли что от тех муфт зависит...
одно дело когда по ошибке смыв в унитазе не сработал, другое - тормоз на автобусе.

0

@vt340

О как, всё интересней и интересней тут становится )
На таких задачах мк работает в жёстком цикле. В начале цикла максимально быстро забирается вектор всех входов и сохраняется, дальше вся работа идёт с сохранёнными значениями, причём внешние выходы на это время тоже "замораживаются". По окончании обработки максимально быстро выдаётся наружу обновлённый вектор выходов, и дальше программа просто ждёт начала следующего цикла.

0

@fr0stir

На таких задачах мк работает в жёстком цикле. В начале цикла максимально быстро забирается вектор всех входов и сохраняется, дальше вся работа идёт с сохранёнными значениями, причём внешние выходы на это время тоже "замораживаются". По окончании обработки максимально быстро выдаётся наружу обновлённый вектор выходов, и дальше программа просто ждёт начала следующего цикла.

1 Даже если состояния считываются быстро, то до следующего считывания МК "слеп".
2 На таких задачах хочешь не хочешь придется оптимизировать программу.
При изменении логики придется пересматривать оптимизацию, так как будут
другие "узкие места", то есть простоты уже не будет, а требования к производительности
МК будут пропорциональны числу входных/выходных сигналов.

Кстати говоря, есть и гибридный путь - PSoC 4 к примеру, от кипариса, если ног хватает.

0

@vt340

Да ну, какая оптимизация ) Цикл меньше полупериода сети, 10 мс, нет смысла делать - электромеханика же. Это минимум 5000 команд простого 8051 = 5000 строк cisc ассемблера - это выше крыши для релейной алгебры )

0

@fr0stir

"Обратимся к радару, сержант Радару, как проехал нарушитель? Вжик! А как должен был? Вжиииик"(С)
Цитирую ТСа - "Выполняет обычные функции, по входным сигналам либо разрешает что то делать, либо нет. Муфты там включает, тормоза и прочее релейное богатсво" тут только тормознутость исполнительного механизма, а какой входной сигнал?

0

@vt340

обычно входные сигналы - это либо концевики, либо датчики с релюшкой на выходе, т.е. опять те же времена, но на 100%, конечно, не могу утверждать, что в этом нашем рассматриваемом случае так )

0

@soumt_imobti

Забудьте, задача давно перешла из разряда практических в разряд сферических в вакууме.

Пару лет назад мы ваяли роутер, да не простой, а специальный. Который должен был роутить между 4 каналами по таблицам адресов. Т.е. пришел на канал 1 адрес АА, мы его пихаем в канал 3 под адрес ВВ.Адресного пространства - 20 бит, закономерностей в роутинге никаких. Понятно, что надо задействовать внешнюю DDR3, BROM не хватит. Поставили. И тут один выдаёт: "А что если придут два сигнала одновременно, а DDR3 будет рефрешиться в эту секунду? Фифу надо". Начинаем гадать на картах какая вероятность прихода многих сигналов одновременно и какова максимальная задержка подсмотра в памяти. Выходит что "настоящего" риалтайма не будет, но можно поставить или тогда малоизвестную Hybrid Cube Memory или огромную SROM у которых время отклика более детерминистично.
К счастью, догадались спросить юзеров, т.е. тех кто должен был этим железом пользоваться. Роутить надо было оцифрованные сигналы от аналоговых чипов, где скорости генерации были ниже 100 кГц!

0