Вопросы по VHDL

04.11.2012, 14:48. **Показов** 7806. **Ответов** 30

Author24 — интернет-сервис помощи студентам

Подскажите пожалуйста как в VHDL привести тип STD_LOGIC_VECTOR (... to ...) к integer?Либо как присвоить переменную типа integer к вектору STD_LOGIC_VECTOR (... to ...) ?

07.11.2012, 22:42

Сообщение от tid_fom

вообще, несмотря на внешнюю схожесть, программинг и описание аппаратуры - две большие (огромные!) разницы. начиная с мышления.

Сложно понять это после программирования=)
Не знаю как сделать то,что мне нужно по поводу проблемы,описанной выше...(

@tid_fom · 07.11.2012, 23:05

да, сложно. но что делать? просто переключать моск с последовательного исполнения операторов на параллельное. это два разных мира несмотря на внешнее сходство.

@Bottyk · 07.11.2012, 23:45

Можно для начала рисовать на бумажке блоки логики и их соединения, а потом уже переносить это в код.

@tid_fom · 08.11.2012, 00:11

угу. при этом полностью отключить программерский опыт.

08.11.2012, 00:42

Сложнова-то его отключить((
Столкнулся с очередной проблемой,имеется сигнал syknal cnt : std_logic_vector(3 downto 0):="0000"; затем в процессе по изменению другого входного вектора с диаграммы я наращиваю значение этого сигнала cnt <= cnt + 1; и потом сразу же загоняю это значение в вектор ADR <= cnt; (ADR : inout std_logic_vector(3 downto 0); и в результате этого на диаграмме не наблюдается изменение ADR.
В чем ошибка тут?

08.11.2012, 02:16

Сообщение от ikorduk

Сложнова-то его отключить((
Столкнулся с очередной проблемой,имеется сигнал syknal cnt : std_logic_vector(3 downto 0):="0000"; затем в процессе по изменению другого входного вектора с диаграммы я наращиваю значение этого сигнала cnt <= cnt + 1; и потом сразу же загоняю это значение в вектор ADR <= cnt; (ADR : inout std_logic_vector(3 downto 0); и в результате этого на диаграмме не наблюдается изменение ADR.
В чем ошибка тут?

Проблему решил вводом синхросигнала,т.к.ранее используемый сигнал изменялся очень редко и поэтому счетчик успел сбрасываться

08.11.2012, 02:19

Теперь хочу узнать,как можно на vhdl сохранить с временной диаграммы цепочку входных данных,чтобы потом использовать эту цепочку данных целиком спустя несколько десятков тактов либо,т.е. вывести эту цепочку на временную диаграмму?

@Bottyk · 08.11.2012, 02:53

Сделать регистр....ну или если дохрена данных, то внешняя SROM и отдельный блок для общения с ней.

08.11.2012, 22:44

Столкнулся с ситуацией - использую выходную линию inout,т.е. bidir,но почему-то когда указываю вывести на нее данные,то на временной диаграмме XXXX.Если же поменяю на тип out,то все выводиться как нужно.Использую функциональное моделирование.В чем проблема?

10.11.2012, 15:06

Сообщение от ikorduk

Столкнулся с ситуацией - использую выходную линию inout,т.е. bidir,но почему-то когда указываю вывести на нее данные,то на временной диаграмме XXXX.Если же поменяю на тип out,то все выводиться как нужно.Использую функциональное моделирование.В чем проблема?

Помогите кто-нибудь,пожалуйста!

10.11.2012, 16:00

Вопрос - как можно очистить сигнал-массив?

@Bottyk 0 / 0 / 0 Регистрация: 27.01.2010 Сообщений: 1,181
	08.11.2012, 02:53	28
	Сделать регистр....ну или если дохрена данных, то внешняя SROM и отдельный блок для общения с ней. 0

ikorduk
		1
	Вопросы по VHDL 04.11.2012, 14:48. Показов 7806. Ответов 30 Метки нет (Все метки) Подскажите пожалуйста как в VHDL привести тип STD_LOGIC_VECTOR (... to ...) к integer?Либо как присвоить переменную типа integer к вектору STD_LOGIC_VECTOR (... to ...) ?

ikorduk
	07.11.2012, 22:42	21
	Сообщение от tid_fom вообще, несмотря на внешнюю схожесть, программинг и описание аппаратуры - две большие (огромные!) разницы. начиная с мышления. Сложно понять это после программирования=) Не знаю как сделать то,что мне нужно по поводу проблемы,описанной выше...(

@tid_fom 0 / 0 / 0 Регистрация: 21.10.2011 Сообщений: 1,860
	07.11.2012, 23:05	22
	да, сложно. но что делать? просто переключать моск с последовательного исполнения операторов на параллельное. это два разных мира несмотря на внешнее сходство. 0

@Bottyk 0 / 0 / 0 Регистрация: 27.01.2010 Сообщений: 1,181
	07.11.2012, 23:45	23
	Можно для начала рисовать на бумажке блоки логики и их соединения, а потом уже переносить это в код. 0

@tid_fom 0 / 0 / 0 Регистрация: 21.10.2011 Сообщений: 1,860
	08.11.2012, 00:11	24
	угу. при этом полностью отключить программерский опыт. 0

ikorduk
	08.11.2012, 00:42	25
	Сложнова-то его отключить(( Столкнулся с очередной проблемой,имеется сигнал syknal cnt : std_logic_vector(3 downto 0):="0000"; затем в процессе по изменению другого входного вектора с диаграммы я наращиваю значение этого сигнала cnt <= cnt + 1; и потом сразу же загоняю это значение в вектор ADR <= cnt; (ADR : inout std_logic_vector(3 downto 0); и в результате этого на диаграмме не наблюдается изменение ADR. В чем ошибка тут?

ikorduk
	08.11.2012, 02:16	26
	Сообщение от ikorduk Сложнова-то его отключить(( Столкнулся с очередной проблемой,имеется сигнал syknal cnt : std_logic_vector(3 downto 0):="0000"; затем в процессе по изменению другого входного вектора с диаграммы я наращиваю значение этого сигнала cnt <= cnt + 1; и потом сразу же загоняю это значение в вектор ADR <= cnt; (ADR : inout std_logic_vector(3 downto 0); и в результате этого на диаграмме не наблюдается изменение ADR. В чем ошибка тут? Проблему решил вводом синхросигнала,т.к.ранее используемый сигнал изменялся очень редко и поэтому счетчик успел сбрасываться

ikorduk
	08.11.2012, 02:19	27
	Теперь хочу узнать,как можно на vhdl сохранить с временной диаграммы цепочку входных данных,чтобы потом использовать эту цепочку данных целиком спустя несколько десятков тактов либо,т.е. вывести эту цепочку на временную диаграмму?

ikorduk
	08.11.2012, 22:44	29
	Столкнулся с ситуацией - использую выходную линию inout,т.е. bidir,но почему-то когда указываю вывести на нее данные,то на временной диаграмме XXXX.Если же поменяю на тип out,то все выводиться как нужно.Использую функциональное моделирование.В чем проблема?

ikorduk
	10.11.2012, 15:06	30
	Сообщение от ikorduk Столкнулся с ситуацией - использую выходную линию inout,т.е. bidir,но почему-то когда указываю вывести на нее данные,то на временной диаграмме XXXX.Если же поменяю на тип out,то все выводиться как нужно.Использую функциональное моделирование.В чем проблема? Помогите кто-нибудь,пожалуйста!

	10.11.2012, 16:00