Ошибка при отображении вывода значения сигнала на временной диаграме во время симуляции

@plzvtl · Регистрация: 27.10.2018

Author24 — интернет-сервис помощи студентам

Создал проект, скопипастил код вшдл описания рс тригера , начал симуляцию, в временной диаграме отсутствует вывод сигнала nQ , но я непонимаю почему , помогите пожалуйста пофиксить , спасибо заранее.
код:

Pascal

--{{ Section below this comment is automatically maintained
--   and may be overwritten
--{entity {\my_rs_\} architecture {\my_rs_\}}
 
library ieee;
use ieee.std_logic_1164.all;
 
entity SR_latch is
    port
    (
        -- Input ports
        S  : in  std_logic;
        R  : in  std_logic;
        -- Output ports
        Q  : out std_logic;
        nQ  : out std_logic
    );
end SR_latch;
 
architecture bhv of SR_latch is
    signal q_s : std_logic; 
    signal nq_s : std_logic; 
begin
    q_s <= not(R or nq_s);
    nq_s <= not(S or q_s);
    Q <= q_s;
    nQ <= nq_s;
end bhv;

задал R и S через stimulation в виде clock
вывод:

@Skryp · 22.01.2020, 19:05

Для симуляции нужен тестбенч, выложите его тут на форуме

@Skryp 138 / 103 / 35 Регистрация: 28.11.2013 Сообщений: 351
	22.01.2020, 19:05	2
	Для симуляции нужен тестбенч, выложите его тут на форуме 0