Поиск НОК и НОД на Verilog

zjgirt

Ребята, помогите пожалуйста, горю.
Нужны коды программ на Verilog по поиску НОК и НОД.

Как делать не знаю.

Набросал примерный код нод, а нок вообще не представляю как.
Код со страшными ошибками, по-этому прошу тапками не кидаться.

module nod(a, b, nod, ce, rst, clk);
input [7:0] a;
input [7:0] b;
output [7:0] nod;


input ce, rst, clk;



always @ (posedge clk or posedge rst)
begin
if (rst==1) nod <= 0;
else
if(ce==1)
begin
if (a != 0) (b != 0)

begin

if (a>b) a=a%b
else b=b%a;
end
nod=a+b

end
end
end

endmodule