Форум программистов и сисадминов Киберфорум - Блоги - R71MT

Устройство системной памяти

R71MT — Wed, 25 Apr 2018 19:21:49 GMT

Подсистема памяти - наиболее мутная и сложная часть архитектуры,
и на мой взгляд программирование нужно начинать именно с неё.
Устройство памяти

Программная модель BIOS

R71MT — Wed, 25 Apr 2018 19:13:32 GMT

Как найти SPI-Flash среди прочего/системного железа, и отыскав, ..что можно с ней сделать?
Рассмотрим методы поиска и программирования м/схем BIOS. Кроликом послужит моя плата ASRock 945GCM-S (ICH7, flash MXIC-25L4005, 512Kb, AMI). Для начала, небольшой обзор шины PCI Express..
-------------------------------------

PCI-E против Legacy-PCI

Традиционно, в архитектуре компьютера главной системной артерией была параллельная шина PCI. К ней, через мосты подключались уже вторичные шины. Такой подход снижал производительность, т.к. шина была общей и всем устройствам приходилось по-братски делить её пропускную способность.

Но с тех-пор утекло уже много воды и на смену параллельной PCI, пришла последовательная PCI-Express (PCI-E, PCIe кому-как нравится) изменив архитектуру системы до неузнаваемости. Вспомним, какие вообще версии PCI-шины существовали и в каком направлении развивался их прогресс:

Code
1
2
3
4
5
6
7
8
9
Стандарт     | Частота  | Ширина  | Скорость  |   Тип     | ConfigSpace
-------------|----------|---------|-----------|-----------|------------
PCI   (v1)      33 MHz     32-бит     133 Мб/с   Parallel   256-байт
PCI   (v2)      66 MHz     32-бит     266 Мб/с   Parallel   256-байт
PCI64 (v2.2)    33 MHz     64-бит     266 Мб/с   Parallel   256-байт
PCI64 (v2.3)    66 MHz     64-бит     533 Мб/с   Parallel   256-байт
PCI-X (v1)     133 MHz     64-бит    1033 Мб/с   Parallel   4096-байт
PCI-X (v2)     266-533     64-бит    4096 Мб/с   Parallel   4096-байт
PCI-Express    2.5-GHz     01..32   15872 Мб/с   Serial     4096-байт

До явления PCIe народу, ставки делались на частоту и ширину-шины, это давало ожидаемый прирост пропускной способности. Нужно сказать, что 4 Гбайт/с это не плохой результат - отдадим должное разработчикам.. Потом пришла PCI-Express и одним махом отправила все труды на смарку. Шина стала последовательной, и сразу дала прирост х4 - 15 Гигов/сек. Причём она стала параллельно-последовательной, с возможностью масштабирования её ширины в диапазоне 1-32 бит (например PCIE x1/4/16), и это сразу в обоих направлениях. По сути это интеловский клон шины HyperTransport от AMD (всю жизнь вороют друг-у-дружки).

Но вернёмся к топологии материнских плат на основе PCI-Express..
Главным её новшеством является соединение устройств по принципу Point-to-Point (точка-точка). Эта схема предоставляет отдельный канал для передачи данных, каждому из устройств на шине. Делается это посредством коммутатора Switch. Каждое устройство является конечной точкой, а свитч используют для перенаправления данных от устройства к устройству, минуя мост. К рут-комплексу может подключаться несколько свитчей, каждый из которых может иметь свой мост вторичных шин Bridge.

На рисунке ниже - схема PCI-Express, представляющая собой Root-Complex и Switch. К свитчу присоединяются уже сами устройства. Напомню, что каждое из них представляет собой конечную точку "Endpoint". Устройства PCIе можно подключать непосредственно к Root-комплексу - это могут быть всевозможные мосты типа PCIE-to-PCI Bridge, или-же точка в виде графической карты PCI-Express.

Организацию вашей PCIE-системы может показать софт для сбора инфы о машине:

Отчёт PC-Wizard моей системы (i945G chipset)

Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
  > Bus PCI-Express   : Да  (max. x16)
      Number of PEG   : 2
 
    >> Bus PCI-Express
      Устройство      : 82945G/PL PCIe Root Port
      Link Width      : x16
      Link Speed      : 2.5 Гб/s
      Port            : 2
 
    >> Bus PCI-Express
      Устройство      : Nvidia Corp
      Link Width      : x16
      Link Speed      : 2.5 Гб/s
      Port            : 0
 
    >> Bus PCI-Express
      Устройство      : 82801G (ICH7 Family) PCIe Root Port
      Link Width      : x1
      Link Speed      : 2.5 Гб/s
      Port            : 1
 
    >> Bus PCI-Express
      Устройство      : 82801G (ICH7 Family) PCIe Root Port
      Link Width      : x1
      Link Speed      : 2.5 Гб/s
      Port            : 2

Таким образом, в современной архитектуре корневой Root-Complex является чуть-ли не центром вселенной. Он встроен в север и имеет свой блок регистров RCRB. Доступ к этим регистрам открывает его базовый адрес в памяти RCBA - Root Complex Base Address. Буквально все устройства чипсета адресуются через RCBA используя его в качестве базы.

Путешествие к центру вселенной

Инструменты:

Даташит на ICH чипсета (для новых PCH);
Крутая утилита для просмотра/редактирования памяти "Read & Write Utility";
Компилятор ассемблера "fasm" (или любой, с окончанием на *asm);
Виндовый НЕХ-калькулятор.

Как найти RCBA программным способом? Да очень просто! Достаточно скачать даташит на свой чипсет (у меня ICH7) и запустить в нём поиск с ключевым словом "Root Complex Base Address" - упс...

Всякое устройство на PCI-шине имеет в системной памяти своё конфигурационное пространство - ConfigSpace. Стандартный размер этого пространства 256-байт (FFh). Содержимое первых 64-байт (40h) одинаково для всех устройств, а остальные 192-байта специфичны. Каждый байт называют регистром отображённого на память устройства - итого 256-регистров, хотя некоторые из них собираются в слова и двойные слова.

На рисунке выше - скрин старшей части регистров моста PCI-to-LPC. Как оказалось, начиная с ICH7 до PCH, координаты этого моста в системе у всех одинаковы - Bus(0):Dev(1Fh):Func(0). Из даташита видно, что 32-битный RCBA хранится в регистре F0h LPC-моста. Запустим утилиту RW и посмотрим, что находится в этом регистре:

Прокрутив страницу даташита дальше, можно обнаружить описание этого регистра F0h (см.рис.ниже). Там сказано, что младший бит(0) не относится непосредственно к адресу, и логически должен быть сброшен в нуль. Это "бит достоверности адреса", т.е. если он сброшен, то адрес считается недействительным (у меня с ним всё в порядке). Хотя биты(13:1) и указаны как резерв, они обнуляются на аппаратном уровне, в результате чего адрес выравнивается на 14-битную (16-Кбайтную) границу. Отмечу, что Intel указывает координаты Bus:Device:Function в 10-тичном виде 31 - в хексах это будет 1Fh:

Одним словом, свой Root-Complex я могу найти в памяти по адресу 0xFED1C000, и это уже вери-гуд (у вас он может отличаться). В даташите, почти все устройства адресуются через RCBA используя его в качестве базы. Это необходимо учитывать при программировании чипсета. Накатать код мы всегда успеем, но сначала нужно освоить теорию - не зря говорят: -"Не берись за штурвал, не выучив мануал!"

Продолжая поиски котА в дремучем лесу железяк нужно определить, на какой конкретно шине повесился чип SPI-Flash. Знает это один из приоритетных регистров чипсета GCS - 32-битный регистр по смещению 0x3410 от RCBA. В его битах закодировано много-чего, но нас интересует только Flash - остальное в топку:

Угу.. выходит чтобы найти GCS, мне нужно к RCBA прибавить 0x3410, считать этот регистр и проверить его биты(11:10). У меня ICH7.., и если они имеют значение(01), то бивис обслуживается интерфейсом SPI. На скрине ниже, значение этого/32-битного регистра в памяти:

Code
1
2
3
4
5
    RCBA       >>         GCS
0xFED1C000 + 0x3410 = 0xFED1F410
----------
0x200464 = 10.0000.0000.0100.0110.0100
                        ++-----------> биты(11:10) = 01 = SPI-Flash

Ладно.. убедился я, что являюсь счастливым обладателем SPI-Flash. Теперь мне нужно найти адрес SPI-контроллёра в памяти, чтобы через него взаимодействовать с чипом ROM-BIOS напрямую. Судя по-всему, инженеры Intel сильно не заморачиваются - его базовый порт они назвали коротко_и_ясно - SPIBAR. Как и большинство девайсов, он имеет своё смещение относительно базы рута RCBA - это offset 0x3020. Здесь упоминается термин RCRB - Root Complex Registers Block, который является синонимом RCBA:

Вот они - регистры контроллёра SPI-Flash. Непосредственная запись и чтение в эти регистры приводят к физическим операциям с чипом BIOS, их активно юзают все программы-прошивальщики. Особое внимание нужно уделить на выделенные зелёным регистр-статуса, и OpСode-Menu. Рассмотрим их подробней..

В регистре статуса, особняком стоит старший бит(15), который можно сравнить со-сторожевым питбулем на входе. Остальные биты определяют характер шинных циклов, кэшировать их или нет, завершилась-ли транзакация удачно, и прочее. Вот перевод на русиш 15-го бита, остальные можете посмотреть у себя в даташите:

Code
1
2
3
4
5
6
SPI Status Register (SPIBAR + 00h)
----------------------------------
бит 15: - Защита данных SPI - R/W/LO.
          0 = Нет защиты - потенциальная опасность!
          1 = Конфигурации SPI в смещениях 50h..6Fh изменению не подлежит.
              Взведённый бит может быть очищен только аппаратным сбросом Reset.

Тут сказано, что если взвести этот бит-защиты 1-раз, то сбросить его уже не получится - он будет аппаратно удерживаться на протяжении всего сеанса, вплоть до перезагрузки. Поэтому инженерам пришлось здесь сесть на шпагат - или под честное/слово юзера оставить периметр открытым, или-же сделать невозможным процесс настроек SPI-контроллёра. Видимо на всеобщем голосовании был принят первый вариант, т.к. буквально на всех исследуемых мною машинах, этот бит сброшен и защита отключена.

Следующий регистр [OpCode Menu: SPIBAR + 58h] заслуживает ещё большего внимания..
Алгоритм работы со SPI-контроллёром - нестандартный. Коды команд передаются м/схеме ROM не напрямую, а косвенно - через блок регистров "OpCode-Menu". Каждый байт этого/8-байтного регистра содержит один из восьми кодов-операции для м/схемы ROM (она имеет свои регистры). Это могут быть команды: чтения вендора/статуса, запись, стирание, etc.. Платформа не знает, с каким чипом ей предстоит иметь дело, поэтому этот блок-регистров (основываясь на данных текущего чипа ROM) заполняет BIOS при старте платформы:

Code
1
2
3
4
SPIBAR = 0xFED1F020 (RCBA + 0x3020)
-----------------------------------
Status = 0004h
OpMenu = 02,03,D8,05,9F,01,06,00  (8-байт)

Интерфейс SPI поддерживает не только 1-байтные, а двух -и даже трёх-байтные команды. В этом случае они записываются в регистр префикса. Например по-умолчанию, запись во-флэш отключена его битом WriteDisable, поэтому перед операцией записи нужно сначала разрешить.., а уже потом производить саму запись. Для этого предназначен префиксный регистр(54h) PrefixOpcode, в котором уже лежит код 04h = WriteDisable (см.скрин выше) - он на старте, и засылается следом за операцией записи во-флэш. В результате получаем снятие защиты только когда это действительно нужно - при записи.

Ниже - скрин опкодов из доки моего чипа MX-25L4005A.
Активные его коды я выделил зелёным - биос прописал их уже в регистр "OpCode-Menu" контроллёра:

Для передачи команды в чип, программа должна передать контроллёру не сам код, а номер байта в 8-байтном блоке OpCode-Menu содержащего код этой команды. Для выбора достаточно 3-х бит. Поскольку расположение кодов в ячейках может быть произвольным и зависит от настроения BIOS, программа должна просканировать весь/8-байтный регистр и найти в нём номер ячейки, в которой хранится код требуемой команды (например 9Fh для ReadID).

Затем, полученный 3-битный номер ячейки отправляется в регистр SPI-Control, где используется как битовое поле Cycle-Opcode-Pointer при формировании 32-битного кода операции для контроллёра SPI. Кроме COP, код-операции содержит инфу о кол-ве передаваемых байт, частоте синхронизации и т.п. Перед началом транзакации на шине SPI, необходимо записать адрес в одноимённый регистр SPI-Address. Затем, циклически опрашивая статус, определяем момент завершения транзакции. Только после этого можно считать данные из регистра SPI-Data(0-7) и считать операцию чтения/записи успешной.

Послесловие..

Признаюсь, что разговарить на эту тему можно бесконечно, ведь это только мизерная часть всего мануала. В нём запросто можно утонуть, если задумаешь охватить всё и сразу. Одних страниц в даташите на чипсет более 800-штук, и в каждой описывается как-минимум по 32 разнообразных бита. При детальном рассмотрении всех регистров можно выловить в системе столько багов, что ни в сказке-сказать, ни пером-описать, ..а только грубым матом - вроде система внушает доверия, а вроде и нет.

На повестке дня - непосредственное программирования чипов BIOS (хотя за сроки не ручаюсь). Использовать буду ассемблер FASM, реальный/нереальный/защищённые моды, регистры чипсета и всё/такое низкоуровневое.

Продолжение следует...

Принцип работы Dual-BIOS

R71MT — Fri, 20 Apr 2018 20:12:40 GMT

Немного о том, как устроен и что представляет из-себя этот зверь.
Речь пойдёт об аппаратной (и далее программной) реализации 'Dual-BIOS'. Gigabyte не охотно делится с подноготной своего продукта, ограничиваясь тремя скудными картинками у себя на сайте. Ну не хотят - не надо. В свободном доступе есть принципиальные схемы мат/плат и даташиты чипсетов - они и прольют свет на происходящее.

Суть в том, чтобы вдохнуть жизнь в материнку с убитым бивисом. На плате имеются 2 чипа с одинаковыми прошивками: M_BIOS и B_BIOS (main/backup), которыми программно управляет чипсет. Если контрольная сумма основного биос искажена, то хост подключает к пространству системной памяти резервную м/схему, и подаёт сигнал сброса 'Reset'. Машина перезагружается уже с кодом бэкап-биоса, и предлагает восстановить Main. Неплохая идея.. Посмотрим, как она воплощается в жизнь.

Параллельная флэш-память уже канула в лету, освободив нишу для последовательной 'SPI-Flash'. Сейчас, в качестве носитей кода BIOS мат/плат широкое распространение получила 25-я их серия, которую производят: Winbond(W), Silicon(SST), Macronix(MX). Это "одного поля ягоды" с такими характеристиками:

Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
SST25VF080B (8 Мбит = 1 Мб)
----------------------------
Тип........:  SPI-Flash;
Вольтаж....:  2,7...3,6v;
Частота....:  75 MГц;
Скорость...:  150 Мбит/сек;
Ток чтения.:  9 мА;
Объём......:  до 64 Мбит (1,2,4,8 Мб);
Страница...:  256 байт;
Сектор.....:  04 кБ;
Блок.......:  64 кБ;
Возможности:  4 кБ посекторное стирание;
              64 кБ блочное стирание;
              Полное стирание;
              Авто/инкремент адреса;
              100.000 циклов перезаписи;
              10 лет хранение данных;
              Программная и аппаратная защита от записи;
              Защита всего содержимого, или её части;
--------------------------------------------------------
         _____
   CS#--|1   8|--VDD       CS# = вход 'Chip Select' - активация чипа лог.нулём;
  MISO--|2   7|--HOLD#     WP# = вход 'Write Protect' - запрет на запись (только чтение);
   WP#--|3   6|--SCLK    HOLD# = вход запроса шины (мастер отвечает единицей HLDA);
   GND--|4   5|--MOSI     MOSI = вход 'Master-Out, Slave-IN' (DI - DataIn);
        |_____|           SCLK = вход синхро/импульса Clock (генерит Мастер);
                          MISO = выход 'Master-IN, Slave-Out' (DO - DataOut);
                           VDD = плюс источника питания 3,3v.
                           GND = минус источника питания;

В интерфейсе SPI один ведущий может управлять несколькими(N) ведомыми.
Поскольку речь идёт про Dual-BIOS, ведомых получается двое - Main и Backup чипы.
Встроенный в ICH(7..10) SPI-контроллёр может работать как в режиме 'Master', так и в режиме 'Slave'.

Мастер выбирает ведомого лишь одной линией(CS#), раздельно формируемой для каждого из флэш-чипов. При подаче на вывод(СS#) единицы, SPI-модуль переходит в неактивное состояние и приём/передача данных становится невозможной (отключается буфер I/O внутри флэш). Активным является логический нуль, который помечается решёткой(#).

Для защиты от записи используется генерируемый Мастером cигнал(WP#). Сигнал(HOLD#) останавливает обращение к памяти, не отключая при этом само устройство. По сути HOLD# - это запрос шины, на что хост отвечает подтверждением HLDA (высокий уровень), но чтобы не тратить время на обмен любезностями, в схемах его сразу подымают через резистор к шине +3,3v. Такая архитектура используется для построения систем с одним контроллёром, и рядом Slave-устройств.

Обмен начинается с подачи мастером 8-битного кода-команды по линии(MOSI). При операциях записи, за кодом команды следует адрес ячейки, и только потом - байты данных. Итого, транзакация состоит из трёх частей. Операция чтения происходит аналогично, только после приёма адреса, по линии(MISO) начинается вывод данных из SPI-Flash.

В шинных транзакациях, данные передаются сдвиговым регистром (последовательно) старшим битом вперёд, причём сразу в обоих направлениях. Поэтому в характеристиках м/схем указывается удвоеная пропускная способность - при частоте 75 МГц, спобность 150 Мбит/сек (150/8 = 18,7 Мбайт/с). Принцип отображён на рис.ниже:

Нужно сказать, что это не единственный способ подключения двух чипов к хосту - производитель вправе сам выбирать организацию и способ их переключения. Например, всё начиналось с обычного тумблера, при помощи которого переключалась линия(CS#). Когда main отправлялся к праотцам, юзеру достаточны было щёлкнуть этим переключателем, и загрузка происходила с резервного чипа BIOS. Хоть вариант был и топорный, зато безотказный!

Сейчас-же, чтобы автоматом запустился бэкап - на 'мэйне' обязательно должен быть живой загрузчик и не совпадать контрольная сумма основного блока. Такой подход отталкивает саму идею Dual-BIOS на второй план. Остаётся только гадать, зачем разработчикам понадобились такие выкрутасы..

Встречались и схемы с последовательным соединением чипов, как на схеме ниже.
Поскольку в интерфейсе SPI данные передаются сразу в обе стороны (двусторонний обмен по разным линиям), то для записи в 'main' достаточно продублировать команду 'backup'. В этом случае, фактически данные выталкиваются из второго чипа(В), в первый(М):

Code
1
2
3
4
5
6
7
8
9
10
11
     +----CS(0)-->>--+
 ____|___          __|___
|   MISO |<-------| MISO |
|        |   +--->| MOSI | Main
|        |   |    |______|
| I C H  |   |     ______
|        |   +-<--| MISO | 
|   MOSI |------->| MOSI | Backup
|________|        |______|
     |               |
     +----CS(1)-->>--+

Как видим, это тоже хороший вариант, но из-за громоздкости реализации, данная схема не прижилась. Сейчас почти во-всех системах применяется первый вариант с шинной архитектурой. В ней, все выводы кроме CS# и WP# соединяются между собой. Рассмотрим тонкости её реализации..

Физическая разводка

Как говорилось выше, мастером является встроенный в южный мост SPI-контроллёр. На рис.ниже отображены его пины, и в квадратных скобках указаны листы схемы (sheets), на которые идут эти выводы. Видно, что все/они уходят к листу[26], где представлена распиновка самих чипов BIOS. Выделяется только пин(CS#), который помимо листа[26] ссылается ещё и на лист[24]:

Здесь нет ничего особенного - одноимённые пины MISO,MOSI,CLK,HOLD обоих чипов замыкаются, и идут напрямую к контроллёру. Но почему пин(CS#) контроллёра уходит ещё и к листу[24]? Вот тут-то и начинается самое интересное..

Как оказалось, чипом 'backup' управляет не ICH, а контроллёр 'SIO 8718F', его схема показана на листе[24]. Помимо прочего, внутри SIO находится т.н. сторожевой таймер 'WatchDog', играющий чуть-ли не главную роль в реализации технологии Dual-BIOS. В задачи этого таймера входит отсчёт определённого интервала времени (в данном случае около 2-сек), по истечении которого схемы таймера подают в чипсет сигнал сброса 'Reset'. Подразумевается, что контролирующее работу этого таймера устройство (здесь 8718F), должно сбрасывать таймер в нуль, до истечении заданного промежутка времени.

Dual-BIOS ставит перед разработчиком следующие задачи:

1. Необходим триггер (Main/Backup), от состояния которого зависит режим старта: 0=Main, 1=Backup.

2. Обязанности адресного дешифратора, управляющего доступом к ROM, расширяются. Он должен обеспечить выбор одной из двух м/схем, которая будет размещена в верхнем диапазоне системной памяти 0xFFFFFFFF минус размер ROM-BIOS. Выбор осуществляется в зависимости от состояния триггера Main/Backup.

3. Необходимо реализовать алгоритм управления триггером и рестарта платформы для запуска Backup. При первом старте, триггер устанавливается в '0' и выбирается M-BIOS. Если его содержимое достоверно, POST выполняется обычным образом. Если Main кривой, триггер переключается в '1' и генерируется сигнал сброса. ЦП повторно начинает POST с адреса FFFFFFF0h, но теперь уже на адресный диапазон отображается Backup.

Триггером управляет таймер 'WatchDog', который после сброса начинает отсчёт 2-секундного промежутка времени. При успешном старте Main, фрагмент кода POST должен остановить таймер. Если Main искажён и произошла потеря управления, ответственный за остановку таймера фрагмент не будет выполнен и сторожевой пёс 'WatchDog' переключив триггер Main/Backup в состояние '1', сгенерит сигнал сброса Reset.

На следующем рисунке изображена структурная схема соединения SPI-контроллёра с двумя м/схемами биос. Нужно отметить, что таким образом сигнал выбора чипа(CS#) коммутируется только в 2-чиповой архитектуре. Если-же чип один, то линия(CS#) подключается напрямую от южного моста(ICH) к м/схеме SPI-Flash:

Таким образом, поддержку технологии Dual-BIOS обеспечивают следующие узлы контроллёра IT8718F:

1. Триггер Main/Backup, определяющий тип старта платформы;
2. Демультиплексор сигналов(CS#), выбирающий одну из двух м/схем BIOS;
3. 'WatchDog' таймер с формирователем сигнала сброса CPU.

Продолжение следует...

Web-дизайн: откуда черпать идеи

R71MT — Wed, 18 Apr 2018 11:27:51 GMT

Всем привет!
Поделюсь рац/предложением на тему "Как сверстать индивидуальную пагу?".
Идеи давно уже лежат на поверхности, поэтому и придумывать ничего ненадо - всё уже давно придумали. В зависимости от интересов, делаю скрин менюшки какой/нибудь любимой геймы, и с некоторыми поправками переношу его в HTML-документ.

В фотошопе рисую копии буттонов и всей "атмосферы" в целом. Проблема в том, как отобразить в станичке всякие кривые/ломаные/фигурные участки. Это просто, если применить в фотошопе инструмент "Раскройка". Нужно просто нарисовать макет, и раскроить его на мелкие рисунки, из которых и собрать полную картину в целом.

[Файл --> Сохранить для Web --> PNG --> Сохранить]

На выходе получаю папку, в которой лежат уже две части одного рисунка - размер первого (который с текстом) в html-паге фиксирую пикселями, а размер второго (линии) задаю в процентах на всю/оставшуюся ширину. С остальными элементами проделываю тоже/самое, вставляю фоном каку-нибудь картинку по тематике сайта, и получается то, что получилось. Пример дизайна сайта скомунизденного у игры "CRYSIS" представлен ниже..