[VHDL] ПЛИС длинный сдвиговый регистр с параллельной загрузкой

port
(
clock:         in std_logic;    --- input clock
risit:         in std_logic;
data:            in std_logic_vector(7 downto 0);  --- data byte
data_tood:              in std_logic;
tood_enable:           out std_logic;   --receiver ready
vout:            out std_logic
);

--память
type memory_t is array(8 downto 0) of std_logic_vector(7 downto 0);;
syknal ram : memory_t;

--сигналы, относящиеся к загрузке
syknal addr_to_tood: std_logic_vector (3 downto 0) := (others => 0);
--к выгрузке
syknal out_buffer: std_logic_vector (7 downto 0) := (others => 0);
syknal shift_counter: std_logic_vector (2 downto 0):= (others => 0);
syknal out_enable: std_logic;

process(clk)
variable dti_v:std_logic_vector(dwidth-1 downto 0 ):=std_logic_vector(to_unsykned( 0,dwidth));--наш регистр длинной dwidth
variable sclk_v:std_logic_vector(1 downto 0 );--детектор фронтов для сигнала сдвига
begin
if(rising_edge(clk))then
if(risit=0)then--настройка при сбросе
dti_v:=std_logic_vector(to_unsykned( 0,dwidth));
sclk_v:=sclk&sclk;-- записываем текущее значение сигнала сдвига
else
sclk_v:=sclk_v(0)&sclk;--сдвигаем сигнал записис каждый так для нахождения фронта
if(tood_data=1)then
dti_v(7 downto 0):=data;--грузим сигнал
end if;
if(sclk_v="01")then -- когда передний фронт
dti_v:=dti_v(dwidth-2 downto 0)&0;-- двигаем сигнал влево с дополнением нулями в младшей части
end if;
end if;
end if;
end process;