|
|
| Другие темы раздела | |
| Программируемая логика Элемент TRI BUF Компилируя схему в квартусе, ради любопытства, объединил в одной шине несколько выходов, т.е. два выходных буфера имеют пересекающиеся выходы. На удивление схема скомпилировалась. В месте пересечения выходов образовались элементы TRI BUF. Компилирую вот такую схему: После компиляции открываю RTL Viwer и вот что выходит: https://www.cyberforum.ru/ programmable-logic/ thread2329924.html |
Схема сложения или вычитания (выбирается одним входным контактом) двух целых знаковых 2-значных чисел, закоди- рованных Программируемая логика Схема сложения или вычитания (выбирается одним входным контактом) двух целых знаковых 2-значных чисел, закоди- рованных прямым кодом Logisim Срочно, утром сдавать, не понимаю вообще механику |
|
Программируемая логика Прием/передача 32 разрядного слова Nios
https://www.cyberforum.ru/ programmable-logic/ thread2322991.html Добрый день! Подскажите как можно реализовать прием и передачу 32(0xffffffff) разрядного слова на микропроцессорном ядре Nios. Может у кого готовая реализация есть |
Программируемая логика Модуль управления
https://www.cyberforum.ru/ programmable-logic/ thread2322599.html Здравствуйте. Как синхронизировать адрес команды и команду, чтобы избежать ситуации, когда после безусловного перехода выполняется команда из 8 адреса? Код модуля управления на Verilog: module control(c,k,cf,zf,jmp,ak); input c,cf,zf; input k; output jmp; output ak; reg ak; assign jmp = (k&k&k&k)&((~k&~k&~k)|(~k&~k&k&zf)|(~k&k&~k&cf)); |
|
Управление LED-панели на ПЛИС Программируемая логика Выдали для экспериментов плату со Spartan'ом и LED-панель 20х40 пикселей с 1/5 scan mode. Есть несколько проблем: 1) Вывожу постоянные значения на контакты цвета RGB и адреса ABC, на тактовый сигнал SCLK для панели передаю тактовый сигнал ПЛИС clk, на сигнал защелки LCLK передаю сигнал ~clk. Ничего не работает, черный экран. Если я начинаю в цикле из нескольких состояний менять значения на... |
Программируемая логика Счетчик
https://www.cyberforum.ru/ programmable-logic/ thread2320197.html Добрый день! Нужно реализовать такую штуку на VHDL. На входе шестнадцати разрядное слово, на выходе получаем сигнал с определенным периодом. То есть если на вход получили x"03e8", то на выходе должны получить сигнал с периодом 100 мкс и скважность 33 |
| Программируемая логика Соединение шин разной разрядности в Quartus Привет всем. Уже несколько дней бьюсь с проблемой. Надо восьмибитную шину одного модуля подключить к четырехбитной другого, взяв младшие биты. И никак не выходит, все время вылезает ошибка о несоответствии разрядности. Скорее всего решение дико простое, но я лишь начинающий и уже устал искать ответ. Как сделать это? Скрин внизу. Спасибо https://www.cyberforum.ru/ programmable-logic/ thread2318818.html |
Программируемая логика Нестабильная работа проекта на VHDL Добрый день всем! Управляю контроллером WizNet W5100 с помощью ПЛИС Xilinx, пишу код управления на VHDL в среде Xilinx Vivado 2017.4. Обмениваюсь данными между ПК и блочной памятью ПЛИС с помощью UDP протокола через этот WizNet. Иногда проект работает как надо, обмен идет стабильный с нужной скоростью. Но иногда, после очередной компиляции, даже без существенных изменений в проекте,... |
|
Программируемая логика приемник последовательного порта
https://www.cyberforum.ru/ programmable-logic/ thread2273735.html как реализовывается приемник последовательного порта ???? и передатчик (= если не лень на vhdl(предпочтительнее) или др |
Программируемая логика Ise xilinx и железо для синтеза теоретически если взять жирный кристалл + много временных ограничений , что важнее повышать количество оперативной памяти в машине или менять процессор? ( сейчас athlon ii 4x и 6 гиг оперативы) , для синтеза и интерпретаций кароче что более критично https://www.cyberforum.ru/ programmable-logic/ thread2273550.html |
|
Программируемая логика HEX таблица переходов-выходов Есть таблица переходов-выходов автомата распознавателя для последовательности 1-3-1-3-1. Нужно ее перевести в HEX таблицу. Как это сделать? Гугл ничего не выдает. |
Программируемая логика VHDL преобразование типов необходимо вычислить Function_out = 3005.7 + ( 0.3733 * Count) то что накидал : library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.std_logic_misc.all; entity regress is https://www.cyberforum.ru/ programmable-logic/ thread2271946.html |
|
3218 / 2361 / 540
Регистрация: 11.09.2009
Сообщений: 8,604
|
|
| 18.10.2018, 02:08 | 0 |
Построение схемы JK триггера - Программируемая логика - Ответ 1297956018.10.2018, 02:08. Показов 11362. Ответов 38
Метки (Все метки)
Ответ 
Сообщение от Sergeev Fedor
На заданных элементах "красиво" что-то ничего не вырисовывается. Разве что "тупо в лоб" схему асинхронного на них перерисовать. Как раз получится использование заданных элементов: 4 штуки "И без инверсии", а необходимую инверсию сделать из четырёх элементов "исключающее ИЛИ". Если подключить один из входов "исключающего ИЛИ" к "единице" (к высокому уровню), то получится инвертор. Вернуться к обсуждению: Построение схемы JK триггера Программируемая логика
1
|
|
| 18.10.2018, 02:08 | |
|
Готовые ответы и решения:
38
Построение поведенческой модели синхронного RS-триггера с входом асинхронного сброса Построение схемы в Quartus Построение схемы по картам Карно Multisim. Построение комбинационной схемы |
| 18.10.2018, 02:08 | |
| 18.10.2018, 02:08 | |
|
Помогаю со студенческими работами здесь
0
Построение функции работы логической схемы
Разработка принципиальной схемы триггера Qelectrotech построение схемы Построение схемы по её описанию Построение схемы по узловой матрице |
Наверх