|
|
| Другие темы раздела | |||||||||||||||||
|
Программируемая логика Модуль UART на ПЛИС
https://www.cyberforum.ru/ programmable-logic/ thread2851599.html Здравствуйте, уважаемые форумчане. Пробую написать UART на VHDL, с которым раньше не работал. Ради учебных целей, решил не брать готовые реализации, а написать самостоятельно. По итогу передатчик работает, а вот приемник в симуляторе тоже работает, а на деле нет. У меня три файла: основной, модуль приемника и модуль передатчика. Скорость, требуемая для обмена - 1 Мбод. В основном своём... |
Последовательный регистр на Verilog Программируемая логика Коллеги, прошу помочь реализовать на языке Verilog "последовательный регистр на JK-триггерах" с такими параметрами: - Тип регистра: последовательный (сдвиговый); - Тип триггера: J-K (M-S); - Кол-во разрядов: 6; - Направление сдвига: < (left); - Частота: 8 Мгц. Практически не нашёл никаких примеров реализации, поэтому буду благодарен за помощь (напишите в личку № карты - отблагодарю:))). | ||||||||||||||||
| Программируемая логика Дребезг кнопки Добрый день, использую чип EPM3032ALC44, пишу на Verilog. Сильно не пинайте это мой третий проект (маленький). Написал проект, при нажатии на кнопку происходит срабатывание раз 5-10, а может и больше. Почитал соответствующие темы по дребезгу, везде используется CLK. но я не могу нигде взять этот сигнал, просто нет возможности подвести его ко входу. Как-то можно сигнал CLK получить внутри чипа... https://www.cyberforum.ru/ programmable-logic/ thread2846110.html | Программируемая логика Игнорируются входные пины Здравствуйте! Нужно собрать схему логического устройства, описанного в алгебраической форме Y=AB+CDAD+B+D. Схему собрала, но почему-то при компиляции игнорируются входные пины A и C. Соответственно при назначении начальных сигналов на пины, А и С даже не выводятся. В чём может быть проблема? Удалять и подключать заново пробовала, не помогло https://www.cyberforum.ru/ programmable-logic/ thread2845308.html | ||||||||||||||||
|
Программируемая логика HPS DE10-nano Добрый день! Имеется отладочная плата DE-10-nano. Моя первая SoC. Хочу программой с HPS поморгать светодиодом через FPGA. Скачал с сайта Terasic CD, из которого взял проект DE10_NANO_SoC_GHRD. Проект обновил до версии 20.1. Вывел counter на gpio. И успешно скомпиллировал. Образ Linux Angstrom залил на карту. Этот образ грузится без претензий. Заменил файл de10-nano.rbf в разделе boot на... |
Программируемая логика Программа для описания асинхронного счетчика-делителя на 14 на языке AHDL
https://www.cyberforum.ru/ programmable-logic/ thread2843323.html Всем доброго времени суток! ОЧЕНЬ НУЖНА ПОМОЩЬ! На языке AHDL нужно реализовать асинхронный счетчик-делитель на 14 (т.е. коэффициент деления равен 14) на основе четырех T-триггеров (последовательный). То есть в логическом разделе программы надо выполнить дешифрацию 14-го состояния счетчика. Есть вот такой шаблон кода: subdesign counter ( clock,setn:input; tt1,tt2,tt3,tt4:output; ) | ||||||||||||||||
| Программируемая логика Программа для описания двоичного счетчика на языке AHDL Всем доброго времени суток! ОЧЕНЬ НУЖНА ПОМОЩЬ! На языке AHDL нужно реализовать двоичный счетчик на основе четырех T-триггеров (последовательный). Есть вот такой шаблон кода: subdesign counter ( clock,resetn,setn:input; tt1,tt2,tt3,tt4:output; ) https://www.cyberforum.ru/ programmable-logic/ thread2843322.html |
Программа для описания регистра на языке AHDL Программируемая логика Всем доброго времени суток! ОЧЕНЬ НУЖНА ПОМОЩЬ! На языке AHDL нужно реализовать последовательный четырёхразрядный регистр сдвига на четырех D-триггерах, причем выход первого триггера должен быть подключен к входу второго триггера, выход второго триггера должен быть подключен к входу третьего триггера и тд. Есть вот такой шаблон кода: subdesign regdff ( data,clock,resetn,setn:input;... | ||||||||||||||||
| Программируемая логика В Quartus II не могу создать символ из .sv | Как SystemVerilog связать с PLL? Здравствуйте. Раньше используя Quartus II 13.0.1 я писал модуль на Verilog и создавал символ из верилог файла. После создавал через MegaWizarzd Plug-In Manager мегафункцию ALTPLL. PLL символ соединял с символом моего верилог-модуля в Schematic файле .bdf(Он топовый). Т.е. я работал с символами внутри Block Diagram/Schematic File. Теперь я изучаю SystemVerilog и столкнулся с тем, что я не... https://www.cyberforum.ru/ programmable-logic/ thread2841264.html |
Программируемая логика Подскажите учебный набор для работы с ПЛИС
https://www.cyberforum.ru/ programmable-logic/ thread2838831.html Сложилась такая ситуация в универе: Второй год как мучаем на занятиях лабораторный стенд MiniDiLab-CIV EP4CE6E22C8. Логические схемки, дебаг, тайминг, программирование на Verilog/SVerilog и вот, наконец, подошли к тестированию с помощью пакета ModelSim и отладке по jtag. Все бы ничего, но не успел я вовремя закрыть программу, а путь в лабораторию летом заказан. Вот тут и подошли к основному... | ||||||||||||||||
|
Ких фильтр на Verilog Программируемая логика Доброго времени суток! Только начинаю разбираться в данной теме, поэтому прошу не кидаться тапками Следую инструкции указанной https://marsohod.org/11-blog/327-fir-verilog. Однако, при запуске GtkWave диапазон времени всегда разный. Также
Наверх
| |||||||||||||||||
