|
|
| Другие темы раздела | |
| Программируемая логика 1 корпус К155ИМ3 Используя 1 корпус ИС К155ИМ3, построить с ее помощью два независимых одноразрядных полных сумматора. https://www.cyberforum.ru/ programmable-logic/ thread2973240.html |
4-х разрядный счетчик Программируемая логика Здравствуйте уважаемые специалисты. Пытаюсь нарисовать 4-х разрядный счетчик на D-триггерах Только у меня получается он работает на вычитание, а мне надо сделать его суммирующим После сигнала сброса счетчик равен нулю, а при получении первого сигнала сразу F потом E и так далее Подскажите пожалуйста где ошибка |
| Программируемая логика Чем обрабатывать HDMI 2.1? Привет всем! Необходимо взять картинку 4K 120 Hz HDR, идущую по HDMI 2.1, вычленять из неё, например, каждый 4 кадр, уменьшать его в 400 раз (20х20) и затем сканировать определенные области. Хотелось бы хотя-бы примерно прикинуть, какого уровня/стоимости нужно FPGA для такой задачи. Или, как вариант, может быть, за снижение FPS и разрешения может отвечать какая-то готовая железка, а FPGA оставить... https://www.cyberforum.ru/ programmable-logic/ thread2967200.html | Программируемая логика MAX+plusII Здравствуйте! Мне нужно написать программу семисегметного индикатора в программе "НА ПЛИС ALTERA С ИСПОЛЬЗОВАНИЕМ САПР MAX+plusII" по приведенной ниже схеме https://www.cyberforum.ru/ programmable-logic/ thread2955668.html |
|
Программируемая логика Как использовать интерфейс с параметрами в systemverilog? Здравствуйте. У меня есть модуль с массивом интерфейсов в портах. Как передать этот массив в тест? Я создал ещё один параметризованный тип интерфейса, где параметр - число исходных интерфейсов. Всё компилится, но, когда я запускаю симуляцию, моделсим пишет, что "illegal assignment to type 'virtual UDDCP_interface_arr' from type 'interface UDDCP_interface_arr #(11)". Видимо, мне надо как-то... |
Программируемая логика Моделирование IP компонентов в ModelSim Добрый день Пытаюсь смоделировать модуль в ModelSIM, а точнее заставить работать altpll. Все время на выходе hiz, вместо нужной частоты Библиотеку altera_mf в окошке Start Simulation добавлял Resolution на ps тоже переставлял - все равно никакого эффекта Входную частоту задаю в симуляторе такую же, как и при создании этой pll. https://www.cyberforum.ru/ programmable-logic/ thread2951430.html |
| Программируемая логика Quartus ошибка ALTLVDS_RX как исправить? Доброе утро! Я новичок в ПЛИС. Нужно десериализатор сделать в ПЛИСе (Cyclone V SE). lvds входы. И Quartus при добавлении ALTLVDS_RX выводит ошибку Error: Parameter VALID_PHASE_INLOCK и VALID_PHASE_RXIN. На каком-то форуме было сказано что это проблема с разделителем дробной части. Не пойму как это исправить. Подскажите, пожалуйста!? https://www.cyberforum.ru/ programmable-logic/ thread2941564.html |
Программируемая логика Сдвиговый регистр с асинхронным сбросом и параллельной загрузкой Есть код сдвигового регистра с асинхронным сбросом и параллельной загрузкой, не могу понять зачем нужны сигналы InS, InP, SHFT, какова их функция?))) можете пожалуйста поподробнее объяснить как они работают в коде module shftregright( input CLK,SHFT,LD, output reg D, input InP, input InS,Clear); always @(Clear) if (Clear == 0) |
| Программируемая логика Функциональная схема Составить функциональную схему для управления впускным и выпускным клапанами. https://www.cyberforum.ru/ programmable-logic/ thread2928900.html |
Программируемая логика Описание кода выхода с открытым коллектором
https://www.cyberforum.ru/ programmable-logic/ thread2928789.html Как в программном коде описать выход с открытым коллектором на языке AHDL? |
|
Написать программный код на языке AHDL Программируемая логика Помогите написать код на языке AHDL. Техническое задание- управление впускным и выпускным клапанами. Кнопки- налив, слив. Дискретные датчики- рабочего, переполнения. Нужно написать по этой задаче код |
Программируемая логика Учебники по ПЛИС
https://www.cyberforum.ru/ programmable-logic/ thread2921007.html Друзья! Посоветуйте доходчивую литературу для освоения ПЛИС с нуля. Цифровую схемотехнику знаю, микроконтроллеры тоже. Нужен список литературы именно по ПЛИС для самостоятельного освоения. |
|
0 / 0 / 0
Регистрация: 15.03.2020
Сообщений: 38
|
|
| 0 | |
Как сделать так, чтобы спад импульса был в 3р дольше (verilog) - Программируемая логика - Ответ 1620884901.05.2022, 12:19. Показов 431. Ответов 0
Метки (Все метки)
Необходимо чтобы нарастание шло за 2.5мкс,а спад за 7.5мкс Код
module kurs7(clk,ena, co,blue,vclk,vblank);
input clk,ena;
input [11:0] co;
output reg [7:0] blue=8'd0;
output vclk,vblank;
assign vclk=~clk;
assign vblank=1'b1;
initial
blue <=8'd0;
always @(posedge clk)
if (ena)
begin
if ((co > 12'd0)&& (co < 12'd256))
blue<=co[7:0];
else
if ((co > 12'd255)&& (co < 12'd1021))
blue <= (12'd255-(co[11:0]));
else blue <= 8'd0;
end
endmodule
Вернуться к обсуждению: Как сделать так, чтобы спад импульса был в 3р дольше (verilog) Программируемая логика
0
|
|
|
|
| 01.05.2022, 12:19 | |
|
Готовые ответы и решения:
0
Как сделать так, чтобы preload страница загружалась дольше, а шрифты быстрее?
Как сделать так,чтобы ввод цифры игры или выхода был после двоеточия инпута, но список игр был написан внизу? |
| 01.05.2022, 12:19 | |
| 01.05.2022, 12:19 | |
|
Помогаю со студенческими работами здесь
0
Как сделать так, чтобы планшет был подключен к прокси Как сделать так чтобы объект был привязан к курсору Как сделать так чтобы был и фон и блочная вёрстка Как сделать так,чтобы мой сайт был найден в гугл
|