![]() |
|
Другие темы раздела | |
Программируемая логика Схема синхронного D (T)- триггера
https://www.cyberforum.ru/ programmable-logic/ thread1223283.html Задание: Реализовать поведенческое и структурное VHDL-описание синхронного D(T)- триггера. Построить временные диаграммы функционирования для обеих моделей. Вопрос 1: я так понимаю, сделать то же,... |
Построение временных диаграмм сигналов Программируемая логика проверьте пожалуйста правильно ли я построил временные диаграммы |
Программируемая логика Соединить 4-ре одноразрядных сумматора 1011 + 0111 Соединить 4 одноразрядных сумматора. https://www.cyberforum.ru/ programmable-logic/ thread1214796.html |
Программируемая логика Временная диаграмма работы D-триггера
https://www.cyberforum.ru/ programmable-logic/ thread1214463.html Для представленного ниже устройства дорисовать временную диаграмму. https://www.cyberforum.ru/attachment.php?attachmentid=413657&stc=1&d=1403441780 |
Программируемая логика Синхронный RS- триггер с синхронизацией по фронту В общем, завтра экзамен, пытаюсь подготовиться, но вот информации по такому триггеру я не нашел. Может, кто имеет возможность скинуть какое-то описание, изображение данного триггера. |
Программируемая логика Шифратор десятичного кода в двоичный код 8421
https://www.cyberforum.ru/ programmable-logic/ thread1206873.html Помогите посмтроить шифратор, и если можно с подробными комментариями, спасибо. Построить шифратор для десятичных чисел 0,1...11,12 в двоичный код 8421 |
Программируемая логика Не устанавливается выход в заданное состояние в State Machine Wizard (Quartus 9.2)
https://www.cyberforum.ru/ programmable-logic/ thread1204901.html ...доброго времени суток, уважаемые форумчане!... возник вопрос: не могу понять, что я напутал в проекте, созданном с помощью State Machine Wizard (Quartus 9.2) - не подключается выход (out) к... |
Синтез мультиплексора 8 в 1 Программируемая логика Требуется разработать мультиплексор 8 в 1 |
Программируемая логика Собрать логические схемы в элементарных базисах в MultiSim
https://www.cyberforum.ru/ programmable-logic/ thread1202481.html Собрать логические схемы следующих элементов с использованием базовых NOT,AND,OR,XOR,NAND,NOR,XNOR. В качестве входных сигналов использовать переключатели (switch), выходных - светодиоды (LED). ... |
Программируемая логика Программирование EEPROM Добрый день всем! Вот пытаюсь разобратся с основами записи и чтения репрограмируемых микросхем памяти. Если я правильно понимаю - вот например есть eprom К573РФ1 чтобы в нее записать информацию я... https://www.cyberforum.ru/ programmable-logic/ thread1201340.html |
УГО КР565РУ2 Программируемая логика Добрый день. Нужно уго КР565ру2, найти ни где не могу. Может кто-то подскажет где можно найти (справочник) ? Или может нарисовать? |
Программируемая логика Вычисление полинома 3-й степени в Quartus II
https://www.cyberforum.ru/ programmable-logic/ thread1199899.html Совсем новичок в ПЛИС а особенно в их математике. Подскажите пожалуйста как оптимальнее рассчитать полином вида: p = c0 + x*(c1 + x*(c2 + x*c3)) Где x - целое 32х разрядное число А - c0 с1 с2... |
14.07.2014, 22:44 | 0 |
Рандомное время на ПЛИС - Программируемая логика - Ответ 642763514.07.2014, 22:44. Показов 910. Ответов 1
Метки (Все метки)
Ответ Кликните здесь для просмотра всего текста
Код
-- less symmetric + more stable ring oscillator genchain: for i in 1 to 30 generate chain(i) <= chain(i-1); end generate; chain(0) <= not chain(30) or reset; пример от Xilinx
Код
--****************************************************************************** -- -- Xilinx, Inc. 2004 www.xilinx.com -- -- FPGA Bitstream Copy Protection Reference Design -- --******************************************************************************* -- -- File name : RND.VHD -- -- Description : This module generates a serial stream of random (not pseudorandom) bits -- -- Date - revision : 04/15/2004 -- -- Author : Catalin Baetoniu -- -- Contact : catalinb@xilinx.com - This design is not supported by the hotline -- -- Disclaimer: LIMITED WARRANTY AND DISCLAMER. These designs are -- provided to you "as is". Xilinx and its licensors make and you -- receive no warranties or conditions, express, implied, -- statutory or otherwise, and Xilinx specifically disclaims any -- implied warranties of merchantability, non-infringement, or -- fitness for a particular purpose. Xilinx does not warrant that -- the functions contained in these designs will meet your -- requirements, or that the operation of these designs will be -- uninterrupted or error free, or that defects in the Designs -- will be corrected. Furthermore, Xilinx does not warrant or -- make any representations regarding use or the results of the -- use of the designs in terms of correctness, accuracy, -- reliability, or otherwise. -- -- LIMITATION OF LIABILITY. In no event will Xilinx or its -- licensors be liable for any loss of data, lost profits, cost -- or procurement of substitute goods or services, or for any -- special, incidental, consequential, or indirect damages -- arising from the use or operation of the designs or -- accompanying documentation, however caused and on any theory -- of liability. This limitation will apply even if Xilinx -- has been advised of the possibility of such damage. This -- limitation shall apply not-withstanding the failure of the -- essential purpose of any limited remedies herein. -- -- Copyright © 2004 Xilinx, Inc. -- All rights reserved -- --***************************************************************************** library IEEE; use IEEE.std_logic_1164.all; library unisim; use unisim.vcomponents.all; entity RND is generic(Spartan3:BOOLEAN:=FALSE); port(CLK:in STD_LOGIC; -- System Clock O:out STD_LOGIC); -- Random Serial Output Data end RND; architecture TEST of RND is function TO01(I:STD_LOGIC) return STD_LOGIC is begin if I='1' then return '1'; else return '0'; end if; end; function DIRT_RING(Spartan3:BOOLEAN;K:INTEGER) return STRING is begin if Spartan3 then case K is when 1=>return "{2;1;-4!-1;-4016;-16840;14;39;48;18;13!0;-167;144;0!0;1588;1312;24!1;-1421;-1312;4;39;49;6!2;-167;-344;0!4;167;0;4;39;48!}"; when 2=>return "{2;1;-4!-1;-4016;-16808;14;39;48;21;13!0;-167;136;0!0;2423;-685;2!1;-2256;685;4;39;49;9!2;-167;-280;0!4;167;0;4;39;48;11!}"; when others=>return ""; end case; else case K is when 1=>return "{2;1;-6!-1;-16000;66416;14;39;160;30;13!0;-112;165;0!0;-104;368!1;216;-733;4;39;160;10!2;0;368;4;39;161;13!}"; when 2=>return "{2;1;-6!-1;-16000;66448;14;39;160;33;13!0;-176;237;0!0;-16;240!1;192;-605;4;39;160;21!2;0;240;4;39;161;10!}"; when others=>return ""; end case; end if; end; signal RING1,RING2:STD_LOGIC:='0'; signal cRING1,cRING2,cQ1,Q1,Q2,Q3,Q19,Q20:STD_LOGIC:='0'; attribute s:STRING; attribute rloc:STRING; attribute bel:STRING; attribute syn_keep:BOOLEAN; attribute route:STRING; --Synplicity bug starts - these attributes are not passed in the EDIF netlist! --V2 attribute route of RING1:signal is "{2;1;-6!-1;-16000;66416;14;39;160;30;13!0;-112;165;0!0;-104;368!1;216;-733;4;39;160;10!2;0;368;4;39;161;13!}"; --S3 attribute route of RING1:signal is "{2;1;-4!-1;-4016;-16840;14;39;48;18;13!0;-167;144;0!0;1588;1312;24!1;-1421;-1312;4;39;49;6!2;-167;-344;0!4;167;0;4;39;48!}"; attribute route of RING1:signal is DIRT_RING(Spartan3,1); attribute s of RING1:signal is "yes"; --V2 attribute route of RING2:signal is "{2;1;-6!-1;-16000;66448;14;39;160;33;13!0;-176;237;0!0;-16;240!1;192;-605;4;39;160;21!2;0;240;4;39;161;10!}"; --S3 attribute route of RING2:signal is "{2;1;-4!-1;-4016;-16808;14;39;48;21;13!0;-167;136;0!0;2423;-685;2!1;-2256;685;4;39;49;9!2;-167;-280;0!4;167;0;4;39;48;11!}"; attribute route of RING2:signal is DIRT_RING(Spartan3,2); attribute s of RING2:signal is "yes"; --Synplicity bug ends attribute rloc of r1:label is "X0Y0"; attribute bel of r1:label is "F"; attribute rloc of r2:label is "X0Y0"; attribute bel of r2:label is "G"; attribute rloc of x4:label is "X0Y1"; attribute bel of x4:label is "F"; attribute rloc of sr:label is "X0Y1"; attribute bel of sr:label is "G"; attribute rloc of f1:label is "X0Y1"; attribute bel of f1:label is "FFX"; attribute rloc of f2:label is "X0Y0"; attribute bel of f2:label is "FFX"; attribute rloc of f3:label is "X0Y0"; attribute bel of f3:label is "FFY"; attribute rloc of f20:label is "X0Y1"; attribute bel of f20:label is "FFY"; -- timing simulation values for 2VP-6 constant tNET1:TIME:=192 ps; constant tNET2:TIME:=79 ps; constant tILOX:TIME:=288 ps; constant tILOY:TIME:=313 ps; begin -- First Ring Oscillator cRING1<=transport TO01(RING1) after tNET1+tILOX-100 ps; r1:LUT1 generic map(INIT=>"01") port map(I0=>cRING1,O=>RING1); -- Second Ring Oscillator cRING2<=transport TO01(RING2) after tNET2+tILOY-100 ps; r2:LUT1 generic map(INIT=>"01") port map(I0=>cRING2,O=>RING2); -- Polynomial x**20+x**3+1 is Primitive x4:LUT4 generic map(INIT=>X"6996") -- XOR4 port map(I0=>RING1,I1=>RING2,I2=>Q3,I3=>Q20,O=>cQ1); -- This FF will go metastable very often and this is exactly what we want f1:FD port map(C=>CLK,D=>TO01(cQ1),Q=>Q1); f2:FD port map(C=>CLK,D=>Q1,Q=>Q2); f3:FD port map(C=>CLK,D=>Q2,Q=>Q3); sr:SRL16 port map(CLK=>CLK, D=>Q3, A0=>'1', A1=>'1', A2=>'1', A3=>'1', Q=>Q19); f20:FD port map(C=>CLK,D=>Q19,Q=>Q20); -- Double Sampled Output to Remove Metastability O<=Q2; end TEST; Схемотехнически вариант может быть таков (тут смысл в том, чтобы среда не упростила при имплементации): Лично я предпочитаю комбинировать генератор ПСП на основе порождающих полиномов с Ring оциллятором: Вернуться к обсуждению: Рандомное время на ПЛИС Программируемая логика
1
|
|
14.07.2014, 22:44 | |
Готовые ответы и решения:
1
Комп перезагружается через рандомное время
В рандомное время компьютер просто зависает
|
14.07.2014, 22:44 | |
Помогаю со студенческими работами здесь
0
ПЛИС ПЛИС (PLD)
ГБШ на ПЛИС |