VHDL-Verilog

@naon · Регистрация: 11.09.2013

Студворк — интернет-сервис помощи студентам

Есть задание,реализовать защелку с входом разрешения. Есть вот такая таблица истинности:

enabled	data	gate	Q(t)
0	0	0	X
0	0	1	X
0	1	0	X
0	1	1	X
1	0	0	X
1	0	1	0
1	1	0	X
1	1	1	1

Так же есть картинка( представлена ниже).

На языке VHDL у меня получается следующее:

Кликните здесь для просмотра всего текста

Pascal

library IEEE;
 
use IEEE.std_logic_1164.all;
 
entity d_latch_en is
 
port (enable, gate, d: in std_logic;
 
q :out std_logic);
 
end d_latch_en;
 
architecture behave of d_latch_en is
 
begin
 
process (enable, gate, d) begin
 
if ((enable and gate) = '1') then
 
q <=d;
 
end if;
 
end process;
 
end behave;

На языке Verilog:

Кликните здесь для просмотра всего текста

Pascal

module d_latch_en(enable, gate, d, q);
 
input enable, gate, d;
 
output q;
 
reg q;
 
always @ (enable or d or gate)
 
if (enable & gate)
 
q =d;
 
endmodule

Но не получается реализовать код для теста. Помогите пожалуйста. Или же ошибки в представленных кода и именно по этому не выходит реализовать тест?

@Shamrel · 18.03.2017, 19:15

А где код тестбенча, который вы не можете реализовать?
Если смотреть логику работы модуля на verilog, то сходу ошибок нет. Но так не рекомендуется делать. Это плохой стиль.
У вас у always в чувствительности 3 сигнала, а в теле используется только два. Да и три много. Можно перед always объединить enable и gate.

P.S. Latch -- крайне неудобный и опасный для реального синтеза элемент.

@naon · 19.03.2017, 09:51 **[ТС]**

Сообщение от Shamrel

А где код тестбенча, который вы не можете реализовать?

В том то и дело что его просто не могу понять как написать.

@Shamrel · 19.03.2017, 10:41

Читаем это:
Симуляция проекта с помощью Icarus-Verilog
и это:
TestBench на Verilog для новичков
Потом пишем код, и жалуемся сюда (с кодом) на то, что ничего не получается (или говорим спасибо, если все получилось).

@Shamrel 82 / 80 / 16 Регистрация: 11.03.2016 Сообщений: 206
	18.03.2017, 19:15	2
	А где код тестбенча, который вы не можете реализовать? Если смотреть логику работы модуля на verilog, то сходу ошибок нет. Но так не рекомендуется делать. Это плохой стиль. У вас у always в чувствительности 3 сигнала, а в теле используется только два. Да и три много. Можно перед always объединить enable и gate. P.S. Latch -- крайне неудобный и опасный для реального синтеза элемент. 1

@naon 1 / 1 / 1 Регистрация: 11.09.2013 Сообщений: 283
	19.03.2017, 09:51 [ТС]	3
	Сообщение от Shamrel А где код тестбенча, который вы не можете реализовать? В том то и дело что его просто не могу понять как написать. 0

@Shamrel 82 / 80 / 16 Регистрация: 11.03.2016 Сообщений: 206
	19.03.2017, 10:41	4
	Сообщение было отмечено naon как решение Решение Читаем это: Симуляция проекта с помощью Icarus-Verilog и это: TestBench на Verilog для новичков Потом пишем код, и жалуемся сюда (с кодом) на то, что ничего не получается (или говорим спасибо, если все получилось). 1

Опции темы

VHDL-Verilog

Решение