0 / 0 / 0
Регистрация: 27.03.2015
Сообщений: 10
|
|
1 | |
Программа на Verilog09.12.2018, 14:18. Показов 1094. Ответов 0
Нужна помощь с написанием программы
Необходимо разработать устройство способное вычислять среднее значения последовательности и обнаруживать элементы, сильно отличающиеся от среднего значения и удалять их. Устройство должно иметь память размером 128 слов 1 байт каждое. По сигналу LOAD данные загружаются в память. После записи последнего числа необходимо в течении 35 тактов (или менее) рассчитать среднее значение всех слов в памяти. После этого необходимо посчитать з 35 такта (или менее) новое среднее, заменив все значения которые больше или меньше среднего на 12,5% на вычисленное среднее значение последовательности. Вывести значение суммы в выводную шину по сигналу ОЕ CLK – тактовая синхронизация LOAD, LOAD_EXT – сигнал загрузки данных RESET – сброс накопителя перед накоплением DIN[0:7] – входные данные Выходные сигналы: DOUT[0..7] - выходные данные накопителя ОЕ – сигнал вывода данных
0
|
|
09.12.2018, 14:18 | |
Ответы с готовыми решениями:
0
Icarus Verilog. GNU GPL компилятор под Verilog Quartus, программа на VERILOG Блок always. Verilog
|
09.12.2018, 14:18 | |
09.12.2018, 14:18 | |
Помогаю со студенческими работами здесь
1
Функции в Verilog
Разбираюсь с Verilog Вопрос по Verilog Плис Verilog itoa Задержка сигнала Verilog Бегущая гирлянда на Verilog Искать еще темы с ответами Или воспользуйтесь поиском по форуму: |