В симуляторе всё работает, а вот в реальности - нет

@0x1e9307 · Регистрация: 06.01.2019

Здравствуйте, ув. форумчане! Столкнулся с такой проблемой которую мне, как новичку, сложно решить. Задача вот в чём. Модуль принимает сигнал с генератора и выдает только первые 4 периода. В симуляторе всё работает, а вот в реальности - нет. Подскажите в чём ошибка и как это сделать правильно. Спасибо!

Код

module startgen(input clk, output Out);

reg [3:0]counter;
reg q=1;

always @(posedge clk)
	begin
		if(counter==4'd4)
			q <= 1'b0;
		else
			counter <= counter + 1'd1;
	end

assign Out = clk && q;

endmodule

В симуляторе всё работает, а вот в реальности - нет

@Max Dark · 18.06.2020, 21:08

0x1e9307, в ПЛИС не шарю, но у вас counter не обнулен - там может быть мусор на старте

@0x1e9307 · 19.06.2020, 00:22 **[ТС]**

Увы, не помогло.

@Max Dark · 19.06.2020, 18:50

Сообщение от 0x1e9307

Увы, не помогло.

Тогда извините: у меня больше идей нет.

@Donbob · 21.06.2020, 12:51

А Вы схему этого представляете, можете показать, что синтезировалось?

@i8085 · 21.06.2020, 19:35

Сообщение от 0x1e9307

не помогло

Покажите, как сделали начальную установку.
Где на диаграмме сигнал начального сброса ПЛИС?
Относительно чего, где, чем и как вы смотрите сигнал "Out" в реальности?

@0x1e9307 · 24.06.2020, 04:59 **[ТС]**

Немного изменил код, проверил соединения до и после. В принципе работает, но вначале формируется высокий уровень. Но это уже другая история.

Код

module startgen(input clk, reset, output Out);

reg [3:0]counter;
reg q=1;
always @(posedge clk, negedge reset)
	begin
		if(!reset)
			counter <= 0;
		else 
		if(counter==4'd4)
			q <= 0;
		else
			counter <= counter + 1'd1;
	end

assign Out = clk && q;

endmodule

@alexey6689 · 25.06.2020, 01:59

В целом дизайн неудачный и способный доставить массу проблем.
Как минимум - глитч (короткий выброс) на пятом периоде. Он там просто обязан быть, поскольку переменная q сбрасывается позже перехода clk из 0 в 1 и на короткое время условие assign out = ... даст единицу.
Такие выбросы мало того что дают глюки в работе, эти глюки еще непостоянны и зависят от температуры, напряжений, конкретного экземпляра микросхемы. А если проект становится хоть сколько нибудь заметным на фоне доступных ресурсов микросхемы - еще и раз от раза компиляции будет разный результат.

Самый простой в данном случае вариант решения - работать не по фронту (posedge), а по спаду clk (negedge).

Вообще же проекты, где выходной сигнал должен иметь ту же частоту, что и входной тактовый сигнал - реализуемы с большими проблемами и правильнее считать, что не реализуемы вовсе, поскольку требуют установки непосредственно на выходе комбинационной логики. Эта логика дает глитчи, малопредсказуема по задержкам и может не оптимизироваться и не анализироваться временным анализатором, поскольку там обычно только задержки триггер-триггер считаются.

В данном случае вы получите фазовый сдвиг с входным clk (на высоких частотах - весьма заметный), который, опять таки, будет различным в разных условиях. И если вы вдруг измените частоту входного clk, фазовый сдвиг в градусах у вас также изменится.

Добавлено через 9 минут
Вспомнил тут, что по крайней мере в случае FPGA Xilinx Spartan 6 (хотя, думаю, это общая позиция Xilinx и там везде так) ваш проект просто аппаратно не соберется ввиду того, что в их FPGA невозможно подать глобальный клок на вход комбинационной логики. Вообще никак. Global clock там можно подать только на тактовые входы триггеров и разных аппаратных блоков (память, DSP, ввод/вывод).

@0x1e9307 · 25.06.2020, 03:49 **[ТС]**

Сообщение от alexey6689

В целом дизайн неудачный и способный доставить массу проблем.
Как минимум - глитч (короткий выброс) на пятом периоде. Он там просто обязан быть, поскольку переменная q сбрасывается позже перехода clk из 0 в 1 и на короткое время условие assign out = ... даст единицу.

Большое спасибо за комментарий.
Так, пятого периода и нет же... Но явно есть высокий лог. уровень перед 4 периодами(см. осциллограмму в моем предыдущем комментарии).

Сообщение от alexey6689

Самый простой в данном случае вариант решения - работать не по фронту (posedge), а по спаду clk (negedge).

Внёс правки в код - разницы не заметил.

Сообщение от alexey6689

В данном случае вы получите фазовый сдвиг с входным clk (на высоких частотах - весьма заметный), который, опять таки, будет различным в разных условиях. И если вы вдруг измените частоту входного clk, фазовый сдвиг в градусах у вас также изменится.

Фазовый сдвиг в этой части схемы меня мало заботит. Задача данной части схемы - выдать на выход только 4 периода с подаваемых на вход импульсов. Вот что меня заботит, так это плавно нарастающий высокий уровень перед этими 4 периодами.

Сообщение от alexey6689

Вспомнил тут, что по крайней мере в случае FPGA Xilinx Spartan 6 (хотя, думаю, это общая позиция Xilinx и там везде так) ваш проект просто аппаратно не соберется ввиду того, что в их FPGA невозможно подать глобальный клок на вход комбинационной логики. Вообще никак. Global clock там можно подать только на тактовые входы триггеров и разных аппаратных блоков (память, DSP, ввод/вывод).

У меня по проще. ALTER'овская CPLD MAXII EPM240T100C5N. Просто нужно горсть логики заменить на один корпус.

@alexey6689 · 25.06.2020, 12:53

Понятно, что в вашем случае все это может и "прокатить".
Про пятый импульс я упомянул, что он весьма короткий (скорее всего не более 1 нс). Обычным "бытовым" осциллографом такое не увидеть. Скорее всего дальше находится логика, которой такой импульс тоже не страшен. Но если поставить туда что-то быстрое и шустрое - скорее всего будут проблемы.

Плавно нарастающий уровень - это, я думаю, источник питания у вас дает подъем такой. Период инициализации самой CPLD типовой - 200 мкс.

@0x1e9307 · 25.06.2020, 23:46 **[ТС]**

Всем спасибо за комментарии. Есть над чем подумать.

@0x1e9307 0 / 0 / 0 Регистрация: 06.01.2019 Сообщений: 5
	25.06.2020, 23:46 [ТС]	11
	Всем спасибо за комментарии. Есть над чем подумать. 0

@Max Dark шКодер самоучка 2090 / 1834 / 892 Регистрация: 09.10.2013 Сообщений: 4,003 Записей в блоге: 7
	18.06.2020, 21:08	2
	0x1e9307, в ПЛИС не шарю, но у вас `counter` не обнулен - там может быть мусор на старте 1

@0x1e9307 0 / 0 / 0 Регистрация: 06.01.2019 Сообщений: 5
	19.06.2020, 00:22 [ТС]	3
	Увы, не помогло. 0

@Max Dark шКодер самоучка 2090 / 1834 / 892 Регистрация: 09.10.2013 Сообщений: 4,003 Записей в блоге: 7
	19.06.2020, 18:50	4
	Сообщение от 0x1e9307 Увы, не помогло. Тогда извините: у меня больше идей нет. 1

@Donbob 60 / 9 / 0 Регистрация: 04.04.2016 Сообщений: 16
	21.06.2020, 12:51	5
	А Вы схему этого представляете, можете показать, что синтезировалось? 1

@i8085 2377 / 1696 / 353 Регистрация: 11.09.2009 Сообщений: 6,228
	21.06.2020, 19:35	6
	Сообщение от 0x1e9307 не помогло Покажите, как сделали начальную установку. Где на диаграмме сигнал начального сброса ПЛИС? Относительно чего, где, чем и как вы смотрите сигнал "Out" в реальности? 1

@0x1e9307 0 / 0 / 0 Регистрация: 06.01.2019 Сообщений: 5
	24.06.2020, 04:59 [ТС]	7
	Немного изменил код, проверил соединения до и после. В принципе работает, но вначале формируется высокий уровень. Но это уже другая история. Код module startgen(input clk, reset, output Out); reg [3:0]counter; reg q=1; always @(posedge clk, negedge reset) begin if(!reset) counter <= 0; else if(counter==4'd4) q <= 0; else counter <= counter + 1'd1; end assign Out = clk && q; endmodule 0 Миниатюры

@alexey6689 103 / 76 / 14 Регистрация: 15.11.2012 Сообщений: 518
	25.06.2020, 01:59	8
	В целом дизайн неудачный и способный доставить массу проблем. Как минимум - глитч (короткий выброс) на пятом периоде. Он там просто обязан быть, поскольку переменная q сбрасывается позже перехода clk из 0 в 1 и на короткое время условие assign out = ... даст единицу. Такие выбросы мало того что дают глюки в работе, эти глюки еще непостоянны и зависят от температуры, напряжений, конкретного экземпляра микросхемы. А если проект становится хоть сколько нибудь заметным на фоне доступных ресурсов микросхемы - еще и раз от раза компиляции будет разный результат. Самый простой в данном случае вариант решения - работать не по фронту (posedge), а по спаду clk (negedge). Вообще же проекты, где выходной сигнал должен иметь ту же частоту, что и входной тактовый сигнал - реализуемы с большими проблемами и правильнее считать, что не реализуемы вовсе, поскольку требуют установки непосредственно на выходе комбинационной логики. Эта логика дает глитчи, малопредсказуема по задержкам и может не оптимизироваться и не анализироваться временным анализатором, поскольку там обычно только задержки триггер-триггер считаются. В данном случае вы получите фазовый сдвиг с входным clk (на высоких частотах - весьма заметный), который, опять таки, будет различным в разных условиях. И если вы вдруг измените частоту входного clk, фазовый сдвиг в градусах у вас также изменится. Добавлено через 9 минут Вспомнил тут, что по крайней мере в случае FPGA Xilinx Spartan 6 (хотя, думаю, это общая позиция Xilinx и там везде так) ваш проект просто аппаратно не соберется ввиду того, что в их FPGA невозможно подать глобальный клок на вход комбинационной логики. Вообще никак. Global clock там можно подать только на тактовые входы триггеров и разных аппаратных блоков (память, DSP, ввод/вывод). 1

@0x1e9307 0 / 0 / 0 Регистрация: 06.01.2019 Сообщений: 5
	25.06.2020, 03:49 [ТС]	9
	Сообщение от alexey6689 В целом дизайн неудачный и способный доставить массу проблем. Как минимум - глитч (короткий выброс) на пятом периоде. Он там просто обязан быть, поскольку переменная q сбрасывается позже перехода clk из 0 в 1 и на короткое время условие assign out = ... даст единицу. Большое спасибо за комментарий. Так, пятого периода и нет же... Но явно есть высокий лог. уровень перед 4 периодами(см. осциллограмму в моем предыдущем комментарии). Сообщение от alexey6689 Самый простой в данном случае вариант решения - работать не по фронту (posedge), а по спаду clk (negedge). Внёс правки в код - разницы не заметил. Сообщение от alexey6689 В данном случае вы получите фазовый сдвиг с входным clk (на высоких частотах - весьма заметный), который, опять таки, будет различным в разных условиях. И если вы вдруг измените частоту входного clk, фазовый сдвиг в градусах у вас также изменится. Фазовый сдвиг в этой части схемы меня мало заботит. Задача данной части схемы - выдать на выход только 4 периода с подаваемых на вход импульсов. Вот что меня заботит, так это плавно нарастающий высокий уровень перед этими 4 периодами. Сообщение от alexey6689 Вспомнил тут, что по крайней мере в случае FPGA Xilinx Spartan 6 (хотя, думаю, это общая позиция Xilinx и там везде так) ваш проект просто аппаратно не соберется ввиду того, что в их FPGA невозможно подать глобальный клок на вход комбинационной логики. Вообще никак. Global clock там можно подать только на тактовые входы триггеров и разных аппаратных блоков (память, DSP, ввод/вывод). У меня по проще. ALTER'овская CPLD MAXII EPM240T100C5N. Просто нужно горсть логики заменить на один корпус. 0

@alexey6689 103 / 76 / 14 Регистрация: 15.11.2012 Сообщений: 518
	25.06.2020, 12:53	10
	Понятно, что в вашем случае все это может и "прокатить". Про пятый импульс я упомянул, что он весьма короткий (скорее всего не более 1 нс). Обычным "бытовым" осциллографом такое не увидеть. Скорее всего дальше находится логика, которой такой импульс тоже не страшен. Но если поставить туда что-то быстрое и шустрое - скорее всего будут проблемы. Плавно нарастающий уровень - это, я думаю, источник питания у вас дает подъем такой. Период инициализации самой CPLD типовой - 200 мкс. 1

Опции темы