Умножение многочленов с применением регистра сдвига

@AngelicQuasar · Регистрация: 27.02.2023

Хочу реализовать схему для умножения полиномов на фиксированный полином по книге. Не уверен, что все делаю правильно. По методичке, нагугленной в интернете, пытался разобраться в регистрах сдвига и написал такой код:

Код

module shift_reg(input logic clk,
                 input logic in,
                 input logic enable,
                 output logic out);
                 
     reg [2:0] data = 3'b000;
     always @(posedge clk) begin
        if (enable)
            data <= { in, data[2:1] };
     end
     
     assign out = in ^ data[2] ^ data[0];
endmodule

Я плохо понимаю, как в SystemVerilog происходит конкатенация шин:

Код

data <= { in, data[2:1] };

Здесь получается шина, где in - старший разряд, а data[1] - самый младший? Что будет, если поменять переменные местами и написать:

Код

data <= { data[2:1], in };

Теперь data[2] и data[1] будут старшие разряды, а in - самый младший?
Будет ли схема работать по-другому, если написать:

Код

data <= { in, data[1:0],};

Здесь регистр сдвигает полученные биты влево, поэтому конкатенация должна быть соответствующая, при которой эти биты сдвигаются влево.

И еще вопрос. Есть ли возможность сразу на широкую шину (скажем, 8 бит) выставить коэффициенты многочлена единовременно, а не по одному биту? Как это сделать?

Как задаются индексы шины при конкатенации шин? Вот например:

wire [1:0] dataIn;
assign dataIn = {d1,d0};

Тут dataIn[0] содержит сигнал d0 или d1? Или это не имеет значения?

@AngelicQuasar · 02.03.2023, 17:58 **[ТС]**

Можно ли реализовать этот сдвиговый регистр так?

Код

module shift(clk, reset, in, out, state);
    input wire clk, reset, in;
    output logic out;
    output logic [3:0] state;

    reg a, b, c;

    always @(posedge clk) begin
        if (!reset)
            out <= 0;
        else begin
            a <= in;
            b <= a;
            c <= b;
            out <= in ^ a ^ c;
        end
    end

    assign state = {a, b, c, out};

endmodule

@AngelicQuasar 0 / 0 / 0 Регистрация: 27.02.2023 Сообщений: 6
		1
	Умножение многочленов с применением регистра сдвига 27.02.2023, 16:15. Показов 245. Ответов 1 Метки verilog, многочлены (Все метки) Хочу реализовать схему для умножения полиномов на фиксированный полином по книге. Не уверен, что все делаю правильно. По методичке, нагугленной в интернете, пытался разобраться в регистрах сдвига и написал такой код: Код module shift_reg(input logic clk, input logic in, input logic enable, output logic out); reg [2:0] data = 3'b000; always @(posedge clk) begin if (enable) data <= { in, data[2:1] }; end assign out = in ^ data[2] ^ data[0]; endmodule Я плохо понимаю, как в SystemVerilog происходит конкатенация шин: Код data <= { in, data[2:1] }; Здесь получается шина, где in - старший разряд, а data[1] - самый младший? Что будет, если поменять переменные местами и написать: Код data <= { data[2:1], in }; Теперь data[2] и data[1] будут старшие разряды, а in - самый младший? Будет ли схема работать по-другому, если написать: Код data <= { in, data[1:0],}; Здесь регистр сдвигает полученные биты влево, поэтому конкатенация должна быть соответствующая, при которой эти биты сдвигаются влево. И еще вопрос. Есть ли возможность сразу на широкую шину (скажем, 8 бит) выставить коэффициенты многочлена единовременно, а не по одному биту? Как это сделать? Как задаются индексы шины при конкатенации шин? Вот например: wire [1:0] dataIn; assign dataIn = {d1,d0}; Тут dataIn[0] содержит сигнал d0 или d1? Или это не имеет значения? Миниатюры 0

Опции темы