Форум программистов, компьютерный форум, киберфорум
Программируемая логика: ПЛИС, ПАИС
Форум программистов и сисадминов Киберфорум > Форум по электронике и бытовой технике > Электроника и радиотехника > Программируемая логика: ПЛИС, ПАИС
Войти
Регистрация
Восстановить пароль
Карта форума Темы раздела Блоги Социальные группы Поиск Сообщения за день Заказать работу  
 
0 / 0 / 0
Регистрация: 26.03.2020
Сообщений: 15
1

Запуск тестбенча для Core1553BRT_APB в ModelSim

13.09.2024, 00:40. Показов 435. Ответов 1
Метки libero-soc, mil-std-1553, modelsim, verilog hdl (Все метки)
Author24 — интернет-сервис помощи студентам
В LiberoSoc пытаюсь просимулировать удаленный терминал интерфейса MIL-STD-1553B при помощи IP ядра Core1553BRT_APB. Для этого использую пользовательский тестбенч, предоставляемый этим ядром. При запуске RTL-симуляции (использую ModelSim Microsemi Pro 2020.4) выдается ошибка:
Код
Error (suppressible): (vsim-3584) Module parameter 'ARGVALUE0' not found for override.
Привожу полный лог:
Код
Reading pref.tcl
# do run.do
# Model Technology ModelSim Microsemi Pro vmap 2020.4 Lib Mapping Utility 2020.10 Oct 14 2020
# vmap PolarFire C:/Microsemi/Libero_SoC_v2021.2/Designer/lib/modelsimpro/precompiled/vlog/PolarFire 
# Modifying modelsim.ini
# Model Technology ModelSim Microsemi Pro vmap 2020.4 Lib Mapping Utility 2020.10 Oct 14 2020
# vmap CORE1553BRT_APB_LIB ../component/Actel/DirectCore/CORE1553BRT_APB/4.4.100/mti/lib_vlog_eval/CORE1553BRT_APB_LIB 
# Modifying modelsim.ini
# Model Technology ModelSim Microsemi Pro vcom 2020.4 Compiler 2020.10 Oct 14 2020
# Start time: 22:17:18 on Sep 12,2024
# vcom -reportprogress 300 -work CORE1553BRT_APB_LIB -force_refresh 
# -- Skipping module BFM_1553BBC
# -- Skipping module BFM_APB
# -- Skipping module BFM_MAIN
# -- Skipping module BFMA1l1OII
# -- Skipping module BRT_BACKEND
# -- Skipping module BRT_CWLEGALITY
# -- Skipping module BRT_DECODER
# -- Skipping module BRT_ENCODER
# -- Skipping module BRT_RT1553B
# -- Skipping module CORE1553BRT_APB_C0_CORE1553BRT_APB_C0_0_CORE1553BRT_APB
# -- Skipping module QTRANSCEIVER
# -- Skipping module TB_AMBA
# End time: 22:17:18 on Sep 12,2024, Elapsed time: 0:00:00
# Errors: 0, Warnings: 0
# Model Technology ModelSim Microsemi Pro vlog 2020.4 Compiler 2020.10 Oct 14 2020
# Start time: 22:17:18 on Sep 12,2024
# vlog -reportprogress 300 -work CORE1553BRT_APB_LIB -force_refresh 
# -- Refreshing module BFM_1553BBC
# -- Refreshing module BFM_APB
# -- Refreshing module BFM_MAIN
# -- Refreshing module BFMA1l1OII
# -- Refreshing module BRT_BACKEND
# -- Refreshing module BRT_CWLEGALITY
# -- Refreshing module BRT_DECODER
# -- Refreshing module BRT_ENCODER
# -- Refreshing module BRT_RT1553B
# -- Refreshing module CORE1553BRT_APB_C0_CORE1553BRT_APB_C0_0_CORE1553BRT_APB
# -- Refreshing module QTRANSCEIVER
# -- Refreshing module TB_AMBA
# End time: 22:17:18 on Sep 12,2024, Elapsed time: 0:00:00
# Errors: 0, Warnings: 0
# Model Technology ModelSim Microsemi Pro vlog 2020.4 Compiler 2020.10 Oct 14 2020
# Start time: 22:17:18 on Sep 12,2024
# vlog -reportprogress 300 -sv -work CORE1553BRT_APB_LIB D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/amba_eval/core1553brt_apb.v 
# -- Compiling module CORE1553BRT_APB_C0_CORE1553BRT_APB_C0_0_CORE1553BRT_APB
# 
# Top level modules:
#   CORE1553BRT_APB_C0_CORE1553BRT_APB_C0_0_CORE1553BRT_APB
# End time: 22:17:18 on Sep 12,2024, Elapsed time: 0:00:00
# Errors: 0, Warnings: 0
# Model Technology ModelSim Microsemi Pro vlog 2020.4 Compiler 2020.10 Oct 14 2020
# Start time: 22:17:18 on Sep 12,2024
# vlog -reportprogress 300 "+incdir+D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/Actel/DirectCore/CORE1553BRT_APB/4.4.100/rtl/verilog/tb_amba_eval" "+incdir+D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval" -sv -work CORE1553BRT_APB_LIB D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/Actel/DirectCore/CORE1553BRT_APB/4.4.100/rtl/verilog/tb_amba_eval/qtransceiver.v 
# -- Compiling module QTRANSCEIVER
# 
# Top level modules:
#   QTRANSCEIVER
# End time: 22:17:18 on Sep 12,2024, Elapsed time: 0:00:00
# Errors: 0, Warnings: 0
# Model Technology ModelSim Microsemi Pro vlog 2020.4 Compiler 2020.10 Oct 14 2020
# Start time: 22:17:18 on Sep 12,2024
# vlog -reportprogress 300 "+incdir+D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0" "+incdir+D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/Actel/DirectCore/CORE1553BRT_APB/4.4.100/rtl/verilog/tb_amba_eval" "+incdir+D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval" -sv -work CORE1553BRT_APB_LIB D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v 
# -- Compiling module TB_AMBA
# 
# Top level modules:
#   TB_AMBA
# End time: 22:17:18 on Sep 12,2024, Elapsed time: 0:00:00
# Errors: 0, Warnings: 0
# vsim -L PolarFire -L CORE1553BRT_APB_LIB -t 1ps -pli "C:/Microsemi/Libero_SoC_v2021.2/Designer/lib/modelsimpro/pli/pf_crypto_win_me_pli.dll" CORE1553BRT_APB_LIB.TB_AMBA 
# Start time: 22:17:18 on Sep 12,2024
# //  ModelSim Microsemi Pro 2020.4 Oct 14 2020
# //
# //  Copyright 1991-2020 Mentor Graphics Corporation
# //  All Rights Reserved.
# //
# //  ModelSim Microsemi Pro and its associated documentation contain trade
# //  secrets and commercial or financial information that are the property of
# //  Mentor Graphics Corporation and are privileged, confidential,
# //  and exempt from disclosure under the Freedom of Information Act,
# //  5 U.S.C. Section 552. Furthermore, this information
# //  is prohibited from disclosure under the Trade Secrets Act,
# //  18 U.S.C. Section 1905.
# //
# Loading sv_std.std
# Loading CORE1553BRT_APB_LIB.TB_AMBA
# Loading CORE1553BRT_APB_LIB.BFM_1553BBC
# Loading CORE1553BRT_APB_LIB.BRT_ENCODER
# Loading CORE1553BRT_APB_LIB.BRT_DECODER
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE0' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE1' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE10' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE11' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE2' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE3' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE4' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE5' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE6' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE7' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE8' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# ** Error (suppressible): (vsim-3584) D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v(342): Module parameter 'ARGVALUE9' not found for override.
#    Time: 0 ps  Iteration: 0  Instance: /TB_AMBA File: D:/Work_Projects/LiberoSoc/UserTestbench_1553BRT/component/work/CORE1553BRT_APB_C0/CORE1553BRT_APB_C0_0/rtl/verilog/tb_amba_eval/tb_amba.v
# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./run.do PAUSED at line 14
Ниже представлен код, где есть единственное упоминание этих параметров — это фрагмент тестбенча, где вызывается экземпляр модуля BFM_APB:
Код
BFM_APB #( .VECTFILE        ( "core1553brt.vec"),
               .MAX_INSTRUCTIONS( 8192),
               .MAX_STACK       ( 200),
               .TPD             ( 5),
               .DEBUGLEVEL      ( -1),
               .ARGVALUE0       ( VERIF),          
               .ARGVALUE1       ( NRTS),       
               .ARGVALUE2       ( FAMILY),       
               .ARGVALUE3       ( SU_CLKSPD),       
               .ARGVALUE4       ( SU_CLKSYNC),      
               .ARGVALUE5       ( SU_LOCKRT),       
               .ARGVALUE6       ( BCASTEN),      
               .ARGVALUE7       ( SU_LEGMODE),      
               .ARGVALUE8       ( SA30LOOP),     
               .ARGVALUE9       ( INTENBBR),    
               .ARGVALUE10      ( SU_TESTTXTOUTEN),
               .ARGVALUE11      ( SU_INT_POLARITY)
    ) BFM(
        .SYSCLK(SYSCLK), 
        .SYSRSTN(SYSRSTN), 
        .PCLK(PCLK), 
        .PRESETN(PRESETN), 
        .PADDR(PADDR), 
        .PENABLE(PENABLE), 
        .PWRITE(PWRITE), 
        .PWDATA(PWDATA), 
        .PRDATA(PRDATA), 
        .PREADY(PREADY), 
        .PSLVERR(PSLVERR), 
        .PSEL(PSEL), 
        .INTERRUPT(INTERRUPT), 
        .GP_OUT(GP_OUT), 
        .GP_IN(GP_IN), 
        .EXT_WR(EXT_WR), 
        .EXT_RD(EXT_RD), 
        .EXT_ADDR(EXT_ADDR), 
        .EXT_DATA(EXT_DATA), 
        .EXT_WAIT(EXT_WAIT), 
        .FINISHED(FINISHED), 
        .FAILED(FAILED)
    );
Как можно видеть, ARGVALUE0 — ARGVALUE11 это параметры модуля BFM_APB, который реализует Bus Functional Model шины APB. Согласно документации Core1553BRT_APB 4.3 Handbook (с.30), данный модуль генерирует циклы шины с помощью командного файла core1553brt.bfm.
Ввиду ограниченной лицензии, модуль BFM_APB в моем проекте представлен в качестве предварительно скомпилированной модели и недоступен для просмотра и редактирования.

Я просмотрел кучу документации (Core1553BRT_APB 4.4 Handbook, Core1553BRT_APB 4.2 Handbook, DirectCore AMBA BFM User’s Guide, Libero SoC Design Flow User Guide, SmartDesign User Guide и др.) и разные форумы, но не нашел ответов на свои вопросы — в чем причина этой ошибки? И что я должен сделать, чтобы исправить ее?

Возможно, я очень невнимателен или неопытен и упускаю нечто очевидное, поэтому прошу сообщество помочь мне. В любом случае, я буду признателен за любую помощь. Спасибо заранее!
0
Programming
Эксперт
94731 / 64177 / 26122
Регистрация: 12.04.2006
Сообщений: 116,782
 13.09.2024, 00:40
Ответы с готовыми решениями:

VHDL. Запуск ModelSim
Как исправить данную ошибку? Quartus II переустанавливал.

Ошибка при моделировании в ModelSim для DB4CGX15 (FPGA Altera Cyclone IV, PCI-E)
Здравствуйте! Имеется плата DB4CGX15 (FPGA Altera Cyclone IV, pci-e, ddr2, devboards.com),...

Ошибки при написании тестбенча
Здравствуйте. Знакомлюсь с языком описания Verilog по курсу Иосифа Каршенбойма. Застрял на примере...

Объединение нескольких модулей и написание тестбенча
Я совсем недавно начал писать программы на языке verilog (Xilinx Vivado Design Suit), столкнулся со...

Modelsim
я не нашел статьи про симулятор modelsim, единственное что я знаю это какимто боком может относится...

1
0 / 0 / 0
Регистрация: 26.03.2020
Сообщений: 15
27.09.2024, 18:30  [ТС] 2
В конце концов, мне удалось запустить этот тестбенч. Изначально я пытался запустить его на семействе PolarFire в LiberoSoc v.2021.2:
Запуск тестбенча для Core1553BRT_APB в ModelSim


И у меня ничего не получилось из-за ошибки, описанной выше.
Тогда, я попробовал запустить его на других семействах и у меня это получилось на IGLOO2 и SmartFusion2:
Запуск тестбенча для Core1553BRT_APB в ModelSim
0
27.09.2024, 18:30
IT_Exp
Эксперт
87844 / 49110 / 22898
Регистрация: 17.06.2006
Сообщений: 92,604
 27.09.2024, 18:30
Помогаю со студенческими работами здесь

Моделирование IP компонентов в ModelSim
Добрый день Пытаюсь смоделировать модуль в ModelSIM, а точнее заставить работать altpll. Все...

Initial constraction in ModelSim Altera Edition 10.4
// За заголовок извиняюсь пытался на смеси русского и английского написать, но форум не дает, как...

Quartus 15.0 Modelsim ошибки.Как исправить?
При функциональном моделировании возникают данные ошибки... Как исправить? Переустановка не...

Как сравнить таблицу истинности и диаграмму в ModelSim?
Было логическое уравнение. Для каждой логической операции есть таблица истинности. Входы и выходы...

Не работает Gate Level симуляция в ModelSim Altera Edition
Не работает временная симуляция проекта в Quartus 15.0 в ModelSim Altera Edition и в обычном...

DMA контроллер (VHDL код ядра и электрическая схема, Altera ModelSim)
Добрый день, обращаюсь вам как к людям соображающим в этой области. Не могли бы вы подсказать...


Искать еще темы с ответами

Или воспользуйтесь поиском по форуму:
2
Ответ Создать тему
Опции темы

КиберФорум - форум программистов, компьютерный форум, программирование
Поддержать - Реклама - Обратная связь
Powered by vBulletin
Copyright ©2000 - 2024, CyberForum.ru