Ethernet MAC контроллера Atmel

bool ModbusTCP::InitEMAC()
{   
    using namespace HW;
 
    u32 regv,tout,id1,id2;
    u32 id3;
    u32 value;
    u32 phy_anar;
    u32 phy_analpar;
    u32 retry_count;
    u32 value1;
    u32 stat1;
    u32 stat2;
        u32 i;
    using namespace HW;
 
    HW::EMAC->NCR     = 0;
    HW::EMAC->IDR     = ~0;
 
 
    RxBufIndex = 0;
 
    for (i = 0; i < NUM_RX_BUF; i++)//NUM_RX_BUF расширял до 128,сейчас 16
    {       
        //Rx_Desc[i].addr =(((u32)&rx_buf[i]) ) & 0xFFFFFFFC ;
        Rx_Desc[i].addr = ((u32)(&(rx1[i *128]))) & 0xFFFFFFFC;
        Rx_Desc[i].stat = 0;
    }
    //rx_buf[0][0] = 17;
    /* Set the WRAP bit at the end of the list descriptor. */
    Rx_Desc[NUM_RX_BUF-1].addr |= 0x02;
    /* Set Rx Queue pointer to descriptor list. */
 
    HW::EMAC->RBQP = ((u32)&Rx_Desc[0]); 
 
    
    tx_descr_init ();   
 
    HW::EMAC->SA[0].B =( ((unsigned int)MacAddress[3] << 24)
                         | ((unsigned int)MacAddress[2] << 16)
                         | ((unsigned int)MacAddress[1] << 8 )
                         |                MacAddress[0]      );
    HW::EMAC->SA[0].T =( ((unsigned int)MacAddress[5] << 8 )
                         |                MacAddress[4]      );
 
 
 
    HW::EMAC->NCR    |= EMAC_CLRSTAT;
    HW::EMAC->RSR    |= EMAC_OVR | EMAC_REC | EMAC_BNA;
    HW::EMAC->TSR    |= EMAC_UBR | EMAC_COL  | EMAC_RLES
                       |EMAC_BEX | EMAC_COMP | EMAC_UND;
    HW::EMAC->ISR;
    HW::EMAC->NCFGR  |= EMAC_DRFCS | EMAC_PAE | EMAC_CAF;
    HW::EMAC->NCR |= EMAC_TE;
    HW::EMAC->NCR |= EMAC_RE;
    HW::EMAC->NCR |= EMAC_WESTAT;
 
    HW::EMAC->IER     = EMAC_RXUBR | /* Enable receive used bit read interrupt. */
                        EMAC_TUND  | /* Enable transmit underrun interrupt. */
                        EMAC_RLE   | /* Enable retry limit  exceeded interrupt. */
                        EMAC_TXERR | /* Enable transmit buffers exhausted in mid-frame interrupt. */
                        EMAC_TCOMP | /* Enable transmit complete interrupt. */
                        EMAC_RCOMP;// |
                        EMAC_ROVR  | /* Enable receive overrun interrupt. */
                        EMAC_HRESP | /* Enable Hresp not OK interrupt. */
                        EMAC_PFR   | /* Enable pause frame received interrupt. */
                        EMAC_PTZ;   /* Enable pause time zero interrupt. */
 
 
 
    int_enable_eth();//enable interrupt
    //HW::EMAC->NCR  |= EMAC_LB | EMAC_LLB;
        
    HW::EMAC->ISR;
    
 
    /* Enable receiving of all Multicast packets. */
    //HW::EMAC->HRB  = 0xFFFFFFFF;
    //HW::EMAC->HRT  = 0xFFFFFFFF;
 
    //start new settings for dp838.....
    
    //emac_set_clock(pemac,mck);
    //HW::EMAC->NCFGR |=EMAC_CLK_HCLK_16;
    
    /*инициализацию и автосогласование выполняется*/
    EnableMDI();
 
    id1 = ReadPHY(PHY_REG_IDR1);
    id2 = ReadPHY(PHY_REG_IDR2);
    
    if (((id1 << 16) | (id2 & 0xfff0)) == DP83848C_ID)
    {
    };
    
    WritePHY(PHY_REG_BMCR, BMCR_RESET);
    
        /* Wait for hardware reset to end. */
    for (tout = 0; tout < 0x800000; tout++)
    {
        if(tout < 20000)
        {
            ;
        }
        else
        {
        
            if (!(ReadPHY(PHY_REG_BMCR) & BMCR_RESET))
            {
                break; /* Reset complete */
            }
        }
    };
 
    DisableMDI();
 
    EnableMDI();
 
    value = ReadPHY(PHY_REG_BMCR);
    
    value &= ~BMCR_ANENABLE;
    value &= ~(BMCR_LOOPBACK | BMCR_PDOWN);
    value |= BMCR_ISOLATE;
    WritePHY(PHY_REG_BMCR,value);
    value = ReadPHY(PHY_REG_BMCR);
 
    phy_anar = ANAR_CSMA | ANAR_10HALF | ANAR_10FULL | ANAR_100HALF | ANAR_100FULL;
    WritePHY(PHY_REG_ANAR,phy_anar);
 
    value |=BMCR_SPEED100 | BMCR_FULLDPLX | BMCR_ANENABLE;
    WritePHY(PHY_REG_BMCR,value);
 
    value |=BMCR_ANRESTART;
    value &=~BMCR_ISOLATE;
    WritePHY(PHY_REG_BMCR, value);
 
    while(1)
    {
    value1 = ReadPHY(PHY_REG_BMSR);
    if(value1 & BMSR_ANEGCOMPLETE)
    {
        //value &=~BMCR_ANENABLE;
        //WritePHY(PHY_REG_BMCR,value);
        break;
    }
    }
    phy_analpar = ReadPHY(PHY_REG_ANLPAR);
 
    if((phy_anar & phy_analpar) & ANLPAR_100FULL)
    {
        HW::EMAC->NCFGR |= EMAC_SPD;
        HW::EMAC->NCFGR |= EMAC_FD;
    }
    if((phy_anar & phy_analpar) & ANLPAR_10FULL)
        HW::EMAC->NCFGR |= EMAC_FD; 
    if((phy_anar & phy_analpar) & ANLPAR_100HALF)
        HW::EMAC->NCFGR |= EMAC_SPD;
    if((phy_anar & phy_analpar) & ANLPAR_10HALF)
        ;
    HW::EMAC->USRIO |= EMAC_CLKEN | EMAC_RMII;
 
    id3 = ReadPHY(PHY_REG_BMSR);
    DisableMDI();
 
    
}

volatile u8 rx1[16*128]
static Buf_Desc Rx_Desc[NUM_RX_BUF]

#defiene NUM_RX_BUF  16
 
typedef struct{
    u32 addr;
    u32 stat;
}Buf_Desc

volatile u8 rx1[16*128]

static u8 rx1[16*128]

Rx_Desc[i].addr = ((u32)(&(rx1[i *128]))) & 0xFFFFFFFC;

HW::EMAC->RBQP = ((u32)&Rx_Desc[0]);