Какие основные правила существуют для постановки второй планки в дополнении к первой

Всем доброго времени суток! Может ли кто нибудь рассказать, какие правила существуют для увеличения оперативной платы? Какими характеристиками должна обладать дополняемая планка? Я слышал что тактовые частоты обоих планок должны совпадать, так же как и объём. Так ли это? И какие ещё правила существуют?

1

Сообщение от Linoge Нет, почти всегда работать она все равно сможет на наибольших таймингах - на меньших скоростях

Как-то это не состыкуется с

Сообщение от yonis78 Как по мне, то первое, что должно совпадать, это тайминги

Насколько я знаю, каждая планка памяти работает независимо от других, даже если установлены в одном канале. А потому весь вопрос по сути упирается в то, что умет ли контроллер памяти работать в одном канале с двумя планками с различными таймингами. Логика вроде бы говорит, что может, достаточно работать с бОльшим из таймингов. Но при таком раскладе не совсем понятно, откуда берётся требование совпадения таймингов

--------

Сообщение от Linoge По сути тайминги это приведенное время работы обслуживающей системы памяти - тоже зарядка емкостей (только не тех что хранят данные) и переключение транзисторов

Да это всё понятно. Мне не понятно, откуда берутся такие величины, как 9 тактов на открытие строки/столбца или чего-то другого. Тут есть два варианта - это следствие того, как устроена логика обслуживания матрицы (т.е. как минимум 9 слоёв триггеров) либо физические параметры (время распространения сигнала в триггере, время зарядки ёмкости и т.п.). И эту истинную природу появления многотактовой задержки я и назвал словом "натуральной" единицей измерения

Насколько я понимаю, природой всё-таки являются электрические параметры, а не логические. Конкретно на моём модуле памяти в описании указаны меньшие тайминги при более низкой частоте. И при таком раскладе видится единственное объяснение - при любой частоте соотношение значения тайминга (в тактах) и частоты остаётся примерно одинаковым, что по смыслу есть тот же самый тайминг, но выраженный в секундах, что уже наводит на мысль о том, что "натуральной" единицей измерения этой характеристики является время (физический параметр), а не растактовка (логический параметр)

0

Тайминги это так сказать максимальные характеристики, никто не запрещает вам их ухудшить - поставить бОльшие задержки. Работать с разными таймингами не сможет поэтому автоматом выберет наибольшие из возможных. Редко может меньшие и при этом вообще не завестись. Это будет зависеть от логики биоса, может придется выставить их вручную.

Тайминги берутся из реального времени работы планки, например KHX1600C9D3X2K2/8GX
по дате "Row Active Time (tRASmin) 36ns (min.)"

частота 1600, т е реальная 800МГц, время такта 1.25нс, по дате Tras 36нс
получаем 28.7 такта, до целого 29, в spd для XMP прописан 27 - оптимистично, быстрей минимума на 1.7нс, но работает)
кстати для этого нужно повыщенное напряжение 1,65В
частота реальная 667МГц, время такта 1.5нс, получаем 24 такта, так и есть
кстати опытным путем выяснено что на 1.5В работает не стабильно, нужно 1.5125...1,525В
частота реальная 609МГц, время такта 1.67нс, получаем 21.55 такта, до целого 22
частота реальная 533МГц, время такта 1.875нс, получаем 19.2 такта, до целого 20

ps cpuz модель не совсем корректно определяет

Сообщение от Evg Как-то это не состыкуется с

одинаковые тайминги желательно не обязательно.
Хотя есть исключение когда диапазон возможных таймингов для 2 планок вообще не будет пересекаться: какая-нибудь древняя медленная планка и новая с супер разгоном. Вместе работать не будут. Но это редкость.

1

Сообщение от Linoge Тайминги берутся из реального времени работы планки, например KHX1600C9D3X2K2/8GX по дате "Row Active Time (tRASmin) 36ns (min.)"

Собственно это и хотел услышать

А хотел услышать я это в контексте разгона памяти. Если исходным ("натуральным") параметром является время, то зачем нужно память разгонять? Ведь увеличивая частоту мы по сути увеличиваем число тактов для операций типа открытие колонки/ряда. При этом фундаментальная величина tRAS (выраженная в секундах) не меняется. Или все тайминги по сути дела определяют только задержку между тем, как пришёл сигнал "хочу данные" и тем, как эти данные стали доступны для чтения? Но сам процесс чтения данных уже происходит на частоте шины? Т.е. медленные процессы (открытия) как были медленными так и остаются, но быстрые процессы (чтение данных) ускоряются. Так?

Если это так, то процесс разгона памяти приносит пользу совсем редко и мало. Три уровня кэша и контроллер памяти максимльно сокращают количество обращений к планке памяти, а контроллер дополнительно переупорядочивает обращения для сокращения количества медленных операций (открытие). А тут ещё и ситуация, когда уже непосредственно при работе с планкой частота играет не такую важную роль. Частота работы шины при чтении памяти играла бы роль, если бы мы интенсивно работали с одним и тем же окном (колонка/ряд), но при такой работе с памятью вся реальная нагрузка ляжет на кэш. Т.е. разгоняя память получаешь какой-то мизер по производительности

0

Воощем да. Служебные процессы условно постоянны по времени (хотя на примере выше на 800 их тоже разогнали) А скорость данных будет более быстрой пропорционально частоте шины памяти. Если читать большие блоки то прирост разгона будет ощутим, иначе тайминги все нивелируют. Поэтому разгон памяти даст малый прирост и в малом кругу задач.

0

Сообщение от Evg Частота работы шины при чтении памяти играла бы роль, если бы мы интенсивно работали с одним и тем же окном (колонка/ряд), но при такой работе с памятью вся реальная нагрузка ляжет на кэш

Я маленько поторопился. Ведь для получения выигрыша необязательно постоянно работать с одним участком памяти. Достаточно один раз прочитать весь блок, а затем переключиться на другое окно и так далее. Т.е. создавать ситуацию, когда кэш ещё не начнёт работать (т.к. нет повторных обращений в память), но работа с памятью остаётся. Т.е. это чтение длинных кусков памяти (желательно, последовательных). Вероятно, это единственная ситуация, где увеличение частоты памяти даёт прирост

Собственно, мне и раньше было это очевидно, но с учётом таймингов ситуация становится ещё хуже (в том смысле, что разгон памяти выглядит ещё более бесполезным для основной массы задач)

0

Сообщение от Evg Я правильно понимаю, что "натуральная" единица измерения тайминга - это время?

Естественно. Задержка это ведь время.

Сообщение от Linoge Trcd (третий параметр)

Второй.

Сообщение от Evg Как-то это не состыкуется с

Ну почему же? Во-первых, это имеет больше рекомендательный характер, но желательный, так как повышается совместимость модулей. Во-вторых, при наличии двух планок, например, с задержками 5 у одной и 6 у другой, и если CL6-планка с не сможет заработать при CL5, то система заработает на CL6. Система сама подстроит оптимальную с её точки зрения схему таймингов. Оптимальная - стабильная. А эта стабильность достигается увеличением задержек, ведь выполнение команды легче произвести когда времени для этого достаточно.

Сообщение от Evg не совсем понятно, откуда берётся требование совпадения таймингов

Для того, чтобы системе не тужиться при подборе оптимальных значений таймингов при включении.
Берём пример выше. Две планки CL5 и CL6. При включении планка с CL6 прошла тестирование при CL5 - система запустилась с таймингами 5. Но эта планка при таких таймингах стабильно работала только при старте ПК (так получилось; например). Далее же, при работе стабильность может потеряться, ПК зависнет. Чтобы такого не произошло, предъявляется это требование.

Сообщение от Evg откуда берутся такие величины, как 9 тактов на открытие строки/столбца или чего-то другого... ... либо физические параметры (время распространения сигнала в триггере, время зарядки ёмкости и т.п.)

Это ближе к истине.

Сообщение от Evg то процесс разгона памяти приносит пользу совсем редко и мало

Не стоит забывать, что информация записывается в разные банки чипа. Поочерёдно. Чип делится на несколько логических частей (матриц, таблиц), каждую из которых можно считать отдельной единицей.
Если бы чип был "безбанковый", то в течение времени активности строки, остальные бы простаивали без дела, так как в одном логическом (а в данном конкретном "безбанковом" - физическом) устройстве (чипе) может быть активной только одна строка в один момент времени. Простаивание происходит, например, во время предзаряда. То есть, например (утрированно), 6-6-6. 6 тактов активации, далее 6 тактов чтения, 6 тактов предзаряда. "Полезными" являются 6 тактов чтения, остальные создают простой в шине. Вот в эти простойные такты можно активировать и работать с другим банком микросхемы памяти.
Каждый банк получает одинаковые команды (активация, чтение, предзаряд) по очереди, но со сдвигом, определённым таймингом Trrd (минимальное время между активацией строк разных банков). Выходит, где-то на полпути активации строки одного банка, подаётся команда на активацию строки другого банка. Получается, например, результаты чтения передаются по шине один за другим (это конечно не так, но приблизительно). При этом Trrd в диапазоне близких частот не меняется. Значит активация строки следующего банка произойдёт раньше на более высокой частоте.

0

Про различные тайминги мне в общем-то всё понятно. Изначально было написано, что тайминги ДОЛЖНЫ совпадать, собственно это и вводило в заблуждение

Про банки и прочее - инфа условно полезная, но только тогда, когда чётко понимаешь, о чём идёт речь. Т.е. без чёткого понимания, что означают термины, понять сложно, хотя общую мысль я понял. При этом основная идея по разгону остаётся - кэш и контроллер памяти делают всё возможное, чтобы по минимуму сократить количество запросов в память, а те запросы, что есть, распределить наиболее эффективным образом во времени за счёт перегруппировки (чтобы минимизировать количество переключений активного окна) и отложенных записей. Т.е. разгон памяти даёт что-то существенное только на определённом классе задач

0

Сообщение от Evg Изначально было написано, что тайминги ДОЛЖНЫ совпадать, собственно это и вводило в заблуждение

Это руководство к действию для обычного пользователя, а не для экспериментатора или человека, который желает разобраться как-что работает. Ведь для "не обычного" пользователя интересно, почему это с этим работает или не работает. В отличие от простого пользователя, которому главное (и единственное) чтобы всё просто работало. И чтобы достичь положения, максимально приближённому к понятию "беспроблемная работоспособность" (в данном случае по отношению к оперативной памяти) qvad'ом и был создан тот перечень требований. Хотя я в своём посте несколько разрядил обстановку, написав

Сообщение от yonis78 Память, даже абсолютно разная, с большей вероятностью будет работать, чем нет. Поэтому, в перечне, который предложил qvad, вместо слова "должен" правильнее было бы написать "очень желательно".

0

Сообщение от yonis78 Это руководство к действию для обычного пользователя

Всё, теперь понял

0

Сообщение от Linoge Желательно/необходимо - одинаковые размеры чипов на планках/одинаковое количество ранков - сторон на которых распаяны чипы

Linoge, так желательно или необходимо? И почему?
Почему контроллеру в Nehalem Clarkdale был важен объём микросхемы памяти? По идее ж планка работает на шине памяти, выходной каскад у неё - буфер. А как там планка сама внутри себя работает - это ж не должно заботить контроллер памяти? Также непонятно, важно или неважно, если для например skylake поставить планки с разными объёмами чипов. Этому есть объяснение? Просто интересно

И ещё одно не ясно. Например, контроллер в проце поддерживает частоту 2133 МГц, а материнка N1 имеет ограничение 3000 МГц, а материнка N2 - 4000 МГц. Понятно, что разгон, уменьшение таймингов при работе планок 3000/4000 МГц на более низкой частоте шины 2133. Непонятно, что в материнке ограничивает эти частоты. Ещё непонятно, что в материнках ограничивает объём планки на слот? А в ноутбуках - материнки ограничивают ещё и общий объём памяти, хотя контроллер памяти в проце поддерживает бОльший объём.

Добавлено через 7 минут
Ну, я в том смысле, что промежуточных каскадов на шине памяти между процом skylake и самими слотами нет? Или есть? Или эта шина памяти ещё биосом управляется? Если последнее, то бренды могут там в биосе такого начудить, ну, для процветания маркетинга

0

Сообщение от CoD - MW2 так желательно или необходимо? И почему? Почему контроллеру в Nehalem Clarkdale был важен объём микросхемы памяти?

Желательно для большинства, необходимо для некоторых старых систем. Контролер работает напрямую с чипами, в планках нет никакого обработчика. Для Clarkdale сами знаете ограничения, на Lynnfield у меня какое то время стояли планки с 256 и 512мб вместе и работали. Для некоторых более старых платформ есть ограничения на количество ранков или меньший объем чипа. Поэтому желательно чтобы чипы были не больше чем уже установлено, для старых систем.

Сообщение от CoD - MW2 И ещё одно не ясно. Например, контроллер в проце поддерживает частоту 2133 МГц, а материнка N1 имеет ограничение 3000 МГц, а материнка N2 - 4000 МГц. Понятно, что разгон, уменьшение таймингов при работе планок 3000/4000 МГц на более низкой частоте шины 2133. Непонятно, что в материнке ограничивает эти частоты. Ещё непонятно, что в материнках ограничивает объём планки на слот? А в ноутбуках - материнки ограничивают ещё и общий объём памяти, хотя контроллер памяти в проце поддерживает бОльший объём.

Ограничение - циферки в биосе, которые обусловлены электрическими параметрами цепей материнки. Емкостное и индуктивное сопротивление цепей зависит от частоты сигнала, и при большей частоте дискретизации сигнал от проца (контролера памяти) до планки может пройти с недопустимыми искажениями.

С ноутами все более чудесатее. Зачастую разгон да и просто изменение параметров памяти в биосе просто отсутствует. Предположу что это связано с предельными значениями частот для шин в виду минимизации всего.
После сборки тестовой платы идет проверка какую частоту она держит (и по процу и по памяти, для ноута и десктопа) вероятно крайняя стабильная частота в этик экспериментах и пишется потом маркетологами на коробках.
Причем это для конкретного образца (тестовой партии) что будет потом на производстве и/или после выпуска ревизий неизвестно.

В принципе все стабильные (предельные) параметры системы (частоты, напряжения) подбираю для каждого экземпляра индивидуально. И если на платах написано 4000 и 3000МГц, то реально может так и быть, а может что купленные экземпляры будут работать на 3333 и 3666 соответственно.

Добавлено через 5 минут

Сообщение от CoD - MW2 Если последнее, то бренды могут там в биосе такого начудить, ну, для процветания маркетинга

а так и есть). Чудят правда в другую сторону, убирая разгон с дешевом сегмента и позволяя только в топовом.

Добавлено через 4 минуты
Про ноуты и ограничение количества памяти предположу что производитель просто не тестирует бук с более большими планками поэтому и пишет меньше. И реально он будет работать с бОльшыми планками, если производитель не порезал объем в биосе.

3

Сообщение от Linoge Контролер работает напрямую с чипами, в планках нет никакого обработчика.

Если у нас шина 64-разрядная, то если на планке 4 чипа, то каждый чип будет 16-тиразрядным, правильно? Контроллер работает напрямую с этими чипами, и если чип поставить 32-хразрядный, то ни один контроллер с ним работать не будет, правильно?

Добавлено через 4 минуты
Linoge, спасибо за исчерпывающий ответ! Главное простым доступным языком Теперь я уяснил.

Добавлено через 6 минут
Linoge, и последнее, вы уж простите что задалбываю вопросами. Бренд может сделать в биосе так, чтобы планки с разными объёмами чипов не работали вместе (пусть это будет не Lynnfield, а к примеру новый Skylake)? Сталкивались ли вы с таким?

0

Сообщение от CoD - MW2 Если у нас шина 64-разрядная

то означает что по шине данных можно за 1 такт передать 64 бита = 8 байт и еще умноженных на 2 - ddr.
Причем внутренняя шина самой планки в 2 раза больше внешней. Это нужно для ddr чтобы за 1 такт принять 2 слова по 8 байт.
Дальше это слово в 8байт пишется на планки. В случае одноканальной на одну целиком, двух канальной на 2 планки по половинке, четырех на 4.
А чипы в свою очередь могут быть разными и не обязательно иметь ячейки в 8байт.
например http://www.kingston.com/datasheets/kvr13n9s6_2.pdf
планка имеет 4 чипа каждый на 256 миллионов слов по 16 бит - шина данных чипа.
http://www.kingston.com/datasheets/hx316c10f_4.pdf
планка имеет 8 чипов каждый на 512 миллиона слов по 8 бит - шина данных чипа.
Размерность шин данных чипов для 2х планок разная, но они обе ddr3.

32 битных на ddr3 действительно нет, а дальше может будет.

На видеокартах данных передается больше и шина контролера памяти шире - ширина шины чипа и/или их количество тоже больше.

Добавлено через 3 минуты

Сообщение от CoD - MW2 Бренд может сделать в биосе так, чтобы планки с разными объёмами чипов не работали вместе (пусть это будет не Lynnfield, а к примеру новый Skylake)? Сталкивались ли вы с таким?

может, вопрос зачем. С тем что разные по чипам планки не работают вместе сталкивался, но на более древних платформах, что вероятно от физического ограничения контролера, а не от умысла кодеров биоса.

Добавлено через 4 минуты
Про чипы...
и да контроллер должен уметь работать с чипами разной ширины. Если 32 нет - значит это никому не нужно или экономически не целесообразно при текущих задачах.
Появятся процы 128 битные или объем памяти увеличится на порядки будут и 32 и 64 битные чипы.

1

Сообщение от Linoge вопрос зачем

да кто их знает. На некоторых ноутах пишут что максимум 8 ГБ ОЗУ, хотя контроллер проца поддерживал аж 32 (или 16 - точно не помню). Может, как вы и говорили - поддерживает 32. Просто зачем они тогда написали что 8 ГБ, боятся наверно что не тестировали с такими планками, как вы и сказали.

0

Сообщение от Linoge Контролер работает напрямую с чипами, в планках нет никакого обработчика

А это точно?

Сообщение от Linoge Дальше это слово в 8байт пишется на планки. В случае одноканальной на одну целиком, двух канальной на 2 планки по половинке, четырех на 4.

И здесь такой же вопрос: это точно?

Здесь есть сомнения такого рода. Когда из контролера придёт запрос на чтение тех же самых 8 байт, то чтение с двух разных планок может приводить к тому, что разные половинки будут читаться разное время, в итоге нужна какая-то дополнительная буферизация, к тому же чтение будет происходить гарантированно за более медленное время

0

Обработчика на планках точно нет. Есть буфер - регистровая память, но и он применяется для снижения электрической нагрузки на контролер при увеличения количества планок.

Сообщение от Evg Здесь есть сомнения такого рода. Когда из контролера придёт запрос на чтение тех же самых 8 байт, то чтение с двух разных планок может приводить к тому, что разные половинки будут читаться разное время, в итоге нужна какая-то дополнительная буферизация, к тому же чтение будет происходить гарантированно за более медленное время

верно, есть синхронизация, так называемый сигнал QDS.
кстати поэтому нет 100% прироста скорости в 2х канальном режиме.

1

Сообщение от Linoge верно, есть синхронизация, так называемый сигнал QDS

Ну так я немного о другом. Допустим, всё слово хранится только на одной планке. В итоге в условиях разных времён доступа оно прочтётся либо условно быстро, либо условно медленно. А если слово хранится пополам, то оно прочтётся гарантированно медленно. В итоге как-то нелогично

Сообщение от Linoge стати поэтому нет 100% прироста скорости в 2х канальном режиме

Не совсем. Всё очень сильно сглаживает кэш и контроллер памяти (последний тоже умеет переупорядочивать запросы в память). В итоге в гипотетической программе, состоящий только из обращений в память, реальных обращений к планке будет условных 10% от времени работы всей программы. И двухканальный режим теоретически ускоряет вдвое только эти самые 10% времени. Т.е. по отношению ко времени работы всей программы ускорение будет 5%

0

Сообщение от Evg Не совсем...

Так и есть в реальных программах прирос 10-20% а то и меньше, в тестах 70-90%.

А про распараллеливание обращение за 8 байтами может и будет медленней, а за 80 нет.

0

Linoge, я не оспаривал то, что двухканальный режим даёт условно маленький прирост. Я оспаривал (точнее, дополнял) указанные в посте #36 причины такого маленького прироста

0

Думаю, максимальную информацию по этому поводу вы можете получить, ознакомившись с мануалом к материнской плате (раздел "Установка памяти")

Добавлено через 19 часов 49 минут
Как по мне, то первое, что должно совпадать, это тайминги.
Если частота будет разной, то память будет работать на частоте самой медленной планки. То есть, поставив планки с частотами 1333 и 1600 МГц они (по умолчанию) будут работать на 1333 МГц.
Насчёт одно- или двухсторонности, то это зависит от контроллера памяти. Чаще микс из одно- и двухсторонних планок будет работать.
Про банки памяти (а1,а2 - в1,в2).

0