Xilinx ISE 13.1. Модуль SP-605

Здравствуйте!
Недавно начал разбираться с платой SP-605 на базе Spartan-6.
Среда разработки Xilinx ISE Design Suite 13.1.
Требуется освоить работу с chipscope.
Был создан простенький проект - т-триггер на языке vhdl. При добавлении в проект файла chipscope с расширением .cdc при создании файла конфигурации появляются два предупреждения:
1. PhysDesignRules:372 - Gated clock. Clock net icon_control0<13> is
sourced by a combinatorial pin. This is not good design practice. Use the CE
pin to control the loading of data into the flip-flop.
2. PhysDesignRules:2410 - This design is using one or more 9K Block RAMs
(RAMB8BWER). 9K Block RAM initialization data, both user defined and
default, may be incorrect and should not be used. For more information,
please reference Xilinx Answer Record 39999.

Причем, если файл .cdc в проект не добавлять, то никаких предупреждений нет.
Может быть, кто с этим сталкивался?
Заранее спасибо!

0

felix_ldv, не в тот раздел запостили. Смотрите внимательнее. Определяйтесь, куда переносить будем

0

Да! Прошу прощения!
Нужно в программируемую логику (ПЛИС), я думаю.

0

Мы на 9-м ISE (лицензия) сидим. Полет нормальный.

p.s.: возможно вам поможет следующая методика работы и внедрения анализатора СhipScope в проект http://www.kit-e.ru/articles/plis/2007_7_108.php. Касаемо Spartan-6 FPGA SP605 Evaluation Kit, при покупке есть на диске - ChipScope Pro Serial IO Toolkit IBERT Transceiver Test Design.

0

Этой методикой и пользуюсь! Проблема не решена!

0

...вы три восклицательных знака ставьте, а лучше пять сразу подряд, так солиднее, весомее и аргументированнее выглядит.

1- пройдитесь еще раз пошагово по методике, возможно что-то упустили;
2- воспользуйтесь готовым тестовым проектом;
3- смените версию ISE на более старую/

0