Xilinx ISE 14.1. Реализация конечного автомата генератора последовательностей

@Михей91 · Регистрация: 27.12.2009

Студворк — интернет-сервис помощи студентам

Всем привет.

Стоит задача построения конечного автомата (КА) - генератора последовательности.
Вариант исполнения, по сути, представляет собой реверсивный счетчик:

Xilinx ISE 14.1. Реализация конечного автомата генератора последовательностей

Также мы имеем таблицу, нашу последовательность состояний:

В Xilinx нужно все это реализовать на HDL Verilog схемотехнически и в симуляторе получить временные диаграммы.

До этого я реализовывал простые задачи типа из нашей последовательности состояний получить ДНФ, привести к базису логических элементов И-НЕ. Тут я разобрался во всем, но в данной задаче я вообще ничего не понимаю, даже как схему построить, на каких элементах и как она вообще работает...

Вот что рисовал преподаватель:

Насколько я понял это все в общих чертах, и каждый элемент будь то регистр или мультиплексор, их нужно раскрывать. Регистры мы строем на готовых элементах Xilinx: FDC/FDD, а мультиплексор на логических элементах. CL1 ЛР1 - это комбинационная схема из моей первой лабораторной работы, это ДНФ в базисе И-НЕ, если будет нужна, скину проект.

Попробовал немного раскрыть, получилось:

А дальше не понимаю ничего.

Сначала мы создаем HDL проект. В нем создаем New Source - Verilog Module. Для моих старых работ я описывал данный модуль так:

Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
`timescale 1ns / 1ps
 
module lab_1_dnf(
    input      X0,
    input      X1,
    input      X2,
    input      X3,
    output     Y0,
    output     Y1,
    output     Y2,
    output     Y3
    );
 
// Sch.* Module Connection:
 lr_1_dnf                DNF_EXAMPLE(
 .X0(X0),
 .X1(X1),
 .X2(X2),
 .X3(X3),
 .Y_0(Y0),
 .Y_1(Y1),
 .Y_2(Y2),
 .Y_3(Y3)
 );
//------------------------------------------
 
endmodule

Но для данной работы я не могу понять какие мы задаем входы и выходы, например CLK и RST мы прописываем в файле для симулятора Verilog Test Fixture. Поэтому не знаю что задать в данном модуле...

Далее строим саму схему через New Source - Schematic. Тут тоже не совсем понятно как она будет выглядеть, какие wire для входов рисовать, а какие нет, да и вообще на каких элементах ее строить, ибо как OE изобразить я тоже не понимаю...

Далее перебираемся к симулятору, New Source - Verilog Test Fixture, для старых работ описывал так:

Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
`timescale 1ns / 1ps
 
module lr_1_dnf_tb;
 
    // Inputs
    reg CLK;
    reg RST;
    reg X0;
    reg X1;
    reg X2;
    reg X3;
 
    // Outputs
    wire Y0;
    wire Y1;
    wire Y2;
    wire Y3;
 
    // Instantiate the Unit Under Test (UUT)
    lab_1_dnf uut (
        .X0(X0), 
        .X1(X1), 
        .X2(X2), 
        .X3(X3), 
        .Y0(Y0), 
        .Y1(Y1), 
        .Y2(Y2), 
        .Y3(Y3)
    );
 
 
//------------------------------------------
   // Clock Generator
   parameter PERIOD = 5;
   parameter DUTY_CYCLE = 0.4;
 
   initial
    forever
     begin
      CLK = 1'b0;
      #(PERIOD-(PERIOD*DUTY_CYCLE)) CLK = 1'b1;
      #(PERIOD*DUTY_CYCLE);
     end
//------------------------------------------
    // Init. Reset startup pulse
   initial
    begin
     RST = 1;
      #10 RST = 0;
     //#219 RST = 1;
     //#3 RST = 0;
 
    end
//------------------------------------------
    initial begin
        // Initialize Inputs
        X0 = 1; // F
        X1 = 1;
        X2 = 1;
        X3 = 1;
 
        // Wait 20 ns for global reset to finish
        #20;
        
        // Add stimulus here
 
      @(posedge CLK); // Clock Rising Edge Couple
 
      #1; // Delay 1 ns After Rising Clock Edge
           X0          = 0; // E
           X1          = 1;
           X2          = 1;
           X3          = 1;
 
      #5   X0          = 1; // D
           X1          = 0;
           X2          = 1;
           X3          = 1;
 
      #5   X0          = 0; // C
           X1          = 0;
           X2          = 1;
           X3          = 1;
 
      #5   X0          = 1; // B
           X1          = 1;
           X2          = 0;
           X3          = 1;
 
      #5   X0          = 0; // A
           X1          = 1;
           X2          = 0;
           X3          = 1;
 
      #5   X0          = 1; // 9
           X1          = 0;
           X2          = 0;
           X3          = 1;
 
      #5   X0          = 0; // 8
           X1          = 0;
           X2          = 0;
           X3          = 1;
 
      #5   X0          = 1; // 7
           X1          = 1;
           X2          = 1;
           X3          = 0;
 
      #5   X0          = 0; // 6
           X1          = 1;
           X2          = 1;
           X3          = 0;
 
      #5   X0          = 1; // 5
           X1          = 0;
           X2          = 1;
           X3          = 0;
 
      #5   X0          = 0; // 4
           X1          = 0;
           X2          = 1;
           X3          = 0;
 
      #5   X0          = 1; // 3
           X1          = 1;
           X2          = 0;
           X3          = 0;
 
      #5   X0          = 0; // 2
           X1          = 1;
           X2          = 0;
           X3          = 0;
 
      #5   X0          = 1; // 1
           X1          = 0;
           X2          = 0;
           X3          = 0;
 
      #5   X0          = 0; // 0
           X1          = 0;
           X2          = 0;
           X3          = 0;
 
      #5   X0          = 1; // F
           X1          = 1;
           X2          = 1;
           X3          = 1;
 
    end
      
endmodule

Насколько я понял отсюда можно взять готовые CLK и RST, Иксы нам будут нужны? А как описывать LOAD, UP и т.д., ума не приложу...

Собственно ищу сочувствующих, кто поможет натолкнуть на правильные мысли или подсказать как что делать, ибо моих знаний на данную работу вообще не хватает, к сожалению... (

@Михей91 · 04.12.2012, 14:57 **[ТС]**

- Вопрос по регистрам снимаю, убрал я FDP чтобы не усложнять себе жизнь, все строю на FDC.

- По поводу объединения четырех выходов в один вход. Вроде бы получилось нарисовать шину, вот только правильно ли я сделал что подал на вход тристабильного буфера шину, или же мне нужно взять четыре таких буфера под каждый выход предыдущих регистров и уже выходы буфера объединить в шину и назвать ее DATA_O(3:0)?

Схемы проекта: revers_sch.rar
Скрины: screenshots.rar

- По поводу ADSU4. Первый ADSU4 у меня реализует функцию DEC (CL-1), т.е. вычитание. Согласно таблице логики на входы А мы подаем наше текущее состояние Q, например 0000. Вход ADD мы должны поставить в состояние 0, чтобы происходил вычет, также CI, CO тоже должны быть равны 0 и тогда мы из А будем вычитать В. На этом мое понимание заканчивается о том что такое В и откуда мы его берем.
Второй ADSU4 реализует функцию INC (CL+1), т.е. сложение. Далее все аналогично, только на ADD, CI и CO мы теперь подаем 1 и в итоге получим А+В.
Или получается что мы на В постоянно 0001 подаем, что ее плюсовать или вычитать?

raxper · 04.12.2012, 16:08

или же мне нужно взять четыре таких буфера под каждый выход предыдущих регистров и уже выходы буфера объединить в шину и назвать ее DATA_O(3:0)?

в библиотеке есть управляемые выходные буферы: OBUFE, OBUFE4, OBUFE8, OBUFE16. Если ведете шиной, то удобно использовать совмещенные, к примеру, для шины [3:0] - OBUFE4.

Или получается что мы на В постоянно 0001 подаем

именно.

@Михей91 · 04.12.2012, 16:35 **[ТС]**

Сообщение от raxp

в библиотеке есть управляемые выходные буферы: OBUFE, OBUFE4, OBUFE8, OBUFE16. Если ведете шиной, то удобно использовать совмещенные, к примеру, для шины [3:0] - OBUFE4.

К сожалению такого элемента у меня нет:

Думаю ошибкой не будет, если я реализую это так (у регистра шину убрал):

raxper · 04.12.2012, 16:41

...это как кому удобнее, ошибкой не будет.

@Михей91 · 04.12.2012, 16:52 **[ТС]**

raxp, хорошо, спасибо. Но еще остались вопросы (((
- Про ADD, CI, CO я правильно написал выше? Но как быть с OFL ибо в таблице логики он никак не описан...

- Дальше мне нужно сделать привязку данной схемы в файле верилога где буду описывать входы и выходы, но меня интересует следующее: куда мы подаем наш вариант задания, т.е. последовательность состояний?
Когда я писал это задание на верилоге:

Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
`timescale 1ns / 1ps
 
module generator
   (
      input wire           clk,
      input wire           rst,
      input wire           load,
      input wire           up,
      input wire           oe,      
      input wire  [3:0]    data_i,
      output wire [3:0]    data_o,
      output wire [3:0]    seq
   );
   
   wire [3:0] cntr_q;
   
   // Используем univ_bin_counter как компонент‚
   univ_bin_counter #(.N (4)) counter
   (
            .clk       (clk),
            .reset     (1'b0),
            .load      (load),
            .syn_clr   (rst),
            .en        (1'b1),
            .up        (up),
            .d         (data_i),
            .q         (cntr_q)
   );
 
   // DATA_O - выходы с Z состоянием
   assign data_o = (oe) ?  cntr_q : 4'bz;
 
   assign seq = (cntr_q == 4'h0) ? 4'hF :
                (cntr_q == 4'h1) ? 4'h8 :
                (cntr_q == 4'h2) ? 4'h7 :
                (cntr_q == 4'h3) ? 4'h0 :
                (cntr_q == 4'h4) ? 4'h5 :
                (cntr_q == 4'h5) ? 4'h2 :
                (cntr_q == 4'h6) ? 4'hC :
                (cntr_q == 4'h7) ? 4'hB :
                (cntr_q == 4'h8) ? 4'h4 :
                (cntr_q == 4'h9) ? 4'h3 :
                (cntr_q == 4'hA) ? 4'hE :
                (cntr_q == 4'hB) ? 4'h9 :
                (cntr_q == 4'hC) ? 4'h6 :
                (cntr_q == 4'hD) ? 4'h1 :
                (cntr_q == 4'hE) ? 4'hD : 4'hA;
 
endmodule   // generator
 
 
module univ_bin_counter
    #(parameter N=8)
    (
        input wire clk, reset,
        input wire syn_clr, load, en, up,
        input wire [N-1:0] d,
        output wire max_tick, min_tick,
        output wire [N-1:0] q
    );
 
   // signal declaration
   reg [N-1:0] r_reg, r_next;
 
   // body
   // register
   always @(negedge clk, negedge reset)
      if (reset)
         r_reg <= 0;  //
      else
         r_reg <= r_next;
 
   // next-state logic
   always @*
      if (syn_clr)
         r_next = 0;
      else if (load)
         r_next = d;
      else if (en & up)
         r_next = r_reg + 1;
      else if (en & ~up)
          r_next = r_reg - 1;
      else
          r_next = r_reg;
 
   // output logic
   assign q = r_reg;
   assign max_tick = (r_reg==2**N-1) ? 1'b1 : 1'b0;
   assign min_tick = (r_reg==0) ? 1'b1 : 1'b0;
 
endmodule   // univ_bin_counter

Я собственно данную последовательность отобразил в SEQ, но тут мы должны описывать именно входные сигналы, или же все равно можно также повесить на выход SEQ мою последовательность состояний, в чем я очень сомневаюсь...
Или же есть идея на 5-м листе где ДНФ И-НЕ входы сделать маркерами и описать их:

Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
initial begin
        // Initialize Inputs
        X0 = 1; // F
        X1 = 1;
        X2 = 1;
        X3 = 1;
 
        // Wait 20 ns for global reset to finish
        #20;
        
        // Add stimulus here
 
      @(posedge CLK); // Clock Rising Edge Couple
 
      #1; // Delay 1 ns After Rising Clock Edge
           X0          = 0; // E
           X1          = 1;
           X2          = 1;
           X3          = 1;
 
      #5   X0          = 1; // D
           X1          = 0;
           X2          = 1;
           X3          = 1;
 
      #5   X0          = 0; // C
           X1          = 0;
           X2          = 1;
           X3          = 1;
 
      #5   X0          = 1; // B
           X1          = 1;
           X2          = 0;
           X3          = 1;
 
      #5   X0          = 0; // A
           X1          = 1;
           X2          = 0;
           X3          = 1;
 
      #5   X0          = 1; // 9
           X1          = 0;
           X2          = 0;
           X3          = 1;
 
      #5   X0          = 0; // 8
           X1          = 0;
           X2          = 0;
           X3          = 1;
 
      #5   X0          = 1; // 7
           X1          = 1;
           X2          = 1;
           X3          = 0;
 
      #5   X0          = 0; // 6
           X1          = 1;
           X2          = 1;
           X3          = 0;
 
      #5   X0          = 1; // 5
           X1          = 0;
           X2          = 1;
           X3          = 0;
 
      #5   X0          = 0; // 4
           X1          = 0;
           X2          = 1;
           X3          = 0;
 
      #5   X0          = 1; // 3
           X1          = 1;
           X2          = 0;
           X3          = 0;
 
      #5   X0          = 0; // 2
           X1          = 1;
           X2          = 0;
           X3          = 0;
 
      #5   X0          = 1; // 1
           X1          = 0;
           X2          = 0;
           X3          = 0;
 
      #5   X0          = 0; // 0
           X1          = 0;
           X2          = 0;
           X3          = 0;
 
      #5   X0          = 1; // F
           X1          = 1;
           X2          = 1;
           X3          = 1;
 
    end

В чем я собственно тоже не совсем уверен...

raxper · 04.12.2012, 17:04

Но как быть с OFL ибо в таблице логики он никак не описан...

а что оное реализует?

интересует следующее: куда мы подаем наш вариант задания, т.е. последовательность состояний?

обычно собранный VHDL модуль или кишочки схемотехники сохраняю в библиотеку, далее в общую схему.

Или вы о чем? Если симуляции состояний, то в симуляторе при открытой схеме назначаем нужные цепи и проводим симуляцию с подачей соответствующих тактовых, запускающих и прочего, далее просто проверяем реакцию автомата.

Или же есть идея на 5-м листе где ДНФ И-НЕ входы сделать маркерами

или речь про то, что все на одном листе не вмещается?

@Михей91 · 04.12.2012, 17:11 **[ТС]**

raxp, OFL это переполнение, у ADSU4 стоит как выход, что с ним делать не знаю)

Да я про Test Bench. Как задавать CLK, RST, UP, LOAD и OE я знаю, но нам же еще нужно что-то задать чтобы он гонял нашу последовательность, в верилоге я ее объявлял через assign а тут она по нашей схеме сама воссоздастся? Ибо для ДНФ И-НЕ я руками прописывал иксы но теперь здесь вместо них идет связь Q_NXT с мультиплексора... Грубо говоря нормального входа описывающего последовательность у нас нет.

raxper · 04.12.2012, 17:19

OFL это переполнение, у ADSU4 стоит как выход, что с ним делать не знаю)

а вы в симуляторе доведите процесс суммирования до конца и посмотрите, что будет, если его не задействовать.

Да я про Test Bench. Как задавать CLK, RST, UP, LOAD и OE я знаю, но нам же еще нужно что-то задать чтобы он гонял нашу последовательность

если не изменяет склероз, то задать формульно как вариант, если конечно последовательность можно ею описать.

@Михей91 · 04.12.2012, 17:24 **[ТС]**

raxp, хех а в этом то и фишка!) наш преподаватель разделяет задания на два типа, первый это схемотехнически, а второй с помощью assign или always case. Вот как раз таки в нашем случае схемотехника... и в главном файле мы можем лишь сделать только привязку к схеме и все... а в файл тест бенча, что-то я еще ниразу не видел, чтобы в него вливали значения для выхода...)
Собственно попробую что-нибудь начудь, выложу что получилось) Еще раз спасибо.

raxper · 04.12.2012, 17:32

еще ниразу не видел, чтобы в него вливали значения для выхода...

а вам не надо задавать для выхода, вам нужно задать входные последовательности и проверить, что будет на выходе автомата. Тем паче симулятор можно задействовать на любом участке схемы-комопнента.

@Михей91 · 04.12.2012, 17:41 **[ТС]**

raxp, под входными воздействиями подразумеваете CLK, RST, UP, LOAD и OE как основные и ADD, CI, CO, OFL, верно?

Ну тогда начнем симуляцию. Если все оставить по нулям, то соответственно ничего и не увидим... Включим CLK и RST - у нас должна побежать SEQ. Включим OE - побежит DATA_O. Ну UP, LOAD, DATA_I - понятно что будет...
Берусь, посмотрим что будет, пока все равно тяжело представляю...

raxper · 04.12.2012, 17:48

CO, OFL - они ж выходные.

@Михей91 · 04.12.2012, 18:47 **[ТС]**

raxp, ага, только слова ваши смутили про OFL "посмотри что будет" не придется ли менять их значения, ведь CO для DEC и INC должен быть разным или в данном случае это не учитывается и напрямую зависит от CI...

Добавлено через 13 минут
Собственно симулятор не заработал...