|
|
| Другие темы раздела | |
| Программируемая логика Ошибка в коде Здравствуйте, начала изучать VHDL Столкнулась со следующей проблемой Ошибка в следующем коде library ieee; use ieee.std_logic_1164.all; package config is type type1 is record f1 : std_logic_vector(31 downto 0); https://www.cyberforum.ru/ programmable-logic/ thread2447852.html |
Структурное и поведенческое описание двунаправленого регистра сдвига Программируемая логика Подскажите, пожалуйста, как это можно сделать и вообще, с чего начать? |
| Программируемая логика Микропроцессоры и плис: проблемы выбора для проектирования цифровых систем Поделитесь информацией, не могу ничего подходящего найти. Зарание спасибо. https://www.cyberforum.ru/ programmable-logic/ thread2446934.html |
Программируемая логика ACEX EP1K30TC144-3N входное сопротивление
https://www.cyberforum.ru/ programmable-logic/ thread2445229.html Может кто-нибудь подсказать какое входное сопротивление у ACEX EP1K30TC144-3N, в даташите ничего не нашел такого, мб. с ним кто-нибудь работал? |
|
Программируемая логика Проект параллельного регистра Проект скомпилирован в среде разработки Quartus II по книге В.В. Амосова "Схемотехника и средства проектирования цифровых устройств" (стр. 359). Не могу решить ряд ошибок: Error (10122): Verilog HDL Event Control error at MainRegister.v(54): mixed single- and double-edge expressions are not supported Error: Can't elaborate top-level user hierarchy Error: Quartus II Analysis & Synthesis was... |
Программируемая логика Не могу найти Qsys Всем привет. Не могу найти Qsys в выпадающем меню Tools в Quartus. Не могу понять, что делаю неправильно... https://www.cyberforum.ru/ programmable-logic/ thread2439556.html |
| Программируемая логика Не выполняется Synthesis в среде Vivado 2018.2 Приветствую всех! Проблема: не выполняется Synthesis. Я скачал с сайта xilinx.com и установил Vivado 2018.2 на срок пользования 30 дней. Казалось бы, должен быть полноценный пакет VIvado, позволяющий осуществлять сквозное проектирование. Работаю на языке Verilog. Создаю проект, далее создаю головной модуль и создаю модуль testbench - и ВСЕГДА НОРМАЛЬНО выполняется Simulation (Симуляция). Но при... https://www.cyberforum.ru/ programmable-logic/ thread2438168.html |
Программируемая логика D-триггер с использованием Case Statement Здравствуйте, попробовал переписать обычный код для триггера используя кейсы, но ничего не получилось, второе утверждение в симуляции Active HDL не работает. Что нужно изменить? library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity D_FF_VHDL is port ( clk : in std_logic; |
|
Программируемая логика Maxplus2
https://www.cyberforum.ru/ programmable-logic/ thread2432977.html Не моделируется схема "risk.gdf", в название проекта пишу "risk", но выходит окно с названием Untitled - Waveform Editor, нажимаю на старт и выходит ошибка "Can't simulate - no SCF is loaded for the project". Имена должны совпадать, но я не понимаю где и как их поменять. |
Программируемая логика Система балансировки подводного дрона
https://www.cyberforum.ru/ programmable-logic/ thread2430385.html Здравствуйте, подскажите, я хочу подключить к отладочной плате Altera max II четые безщеточных двигателя через драйвера к этой плате + гироскоп. К ардуине все подключается, но как это сделать применимо к данной плате. Задача сводится к тому , что бы по ходу движения дрона под водой, при кренах, балансирующие двигатели, помогали держать ровновесие, получаяя сигналы от гироскопа. Винты направлены... |
|
Программируемая логика Почему не удаётся собрать файл прошивки ПЛИС с NiosII? Дано: есть проект в Квартусе 12.1 для Циклона3 с NiosII и софтом. Проблема: не запускается NiosII при слиянии хардверной и софтверной прошивки в единый *.jic файл. В то же время если отдельно зашить хардверную часть и запустить из Eclipse Nios с софтом как “Run as…” -> “3 Nios II Hardware”, код успешно заливается и работает. Уточнение: критерий запуска и исправной работы софтверной части –... |
Программируемая логика Диплом на Verilog HDL в Quartus II Здравствуйте, пишу диплом на плис. Реализую алгоритмы шифрования AES 128 и Salsa20. Не могу понять каким образом нужно подавать непрерывно данные. Так же не могу реализовать дискретизацию этих данных. Вообще я это представляю как на вход подается какое то n-ое количество данных, затем оно разбивается на блоки соответствующей длины и далее уже шифруются. Подскажите как лучше это сделать, заранее... https://www.cyberforum.ru/ programmable-logic/ thread2427246.html |
|
0 / 0 / 0
Регистрация: 10.03.2019
Сообщений: 4
|
|
| 0 | |
Лабораторная: генератор и периодические сигналы. SystemVerilog - Программируемая логика - Ответ 1355040507.05.2019, 09:46. Показов 1364. Ответов 0
Метки (Все метки)
Схема раз за разом получающаяся у меня: schematic.pdf Схема как она должна быть: Лабораторная работа №2 комбинационная логика и задержки.pdf страница 4 Прикрепляю инструкцию к лабораторной №1 и описание платы Мои файлы: maysix.rar В текстовом виде: KOD.txt Что я делаю не так? Вернуться к обсуждению: Лабораторная: генератор и периодические сигналы. SystemVerilog Программируемая логика
0
|
|
| 07.05.2019, 09:46 | |
|
Готовые ответы и решения:
0
Периодические звуковые сигналы компьютера Периодические сигналы ряда Фурье Периодические сильные сигналы соседних сетей срывают Wi-Fi соединение |
| 07.05.2019, 09:46 | |
| 07.05.2019, 09:46 | |
|
Помогаю со студенческими работами здесь
0
Таблица истинности в SystemVerilog Кто знает SystemVerilog SystemVerilog. case(1'b1) vs priority casez (1'b1) Ищу литературу по SystemVerilog на русском Как использовать интерфейс с параметрами в systemverilog?
|