[Verilog] Передатчик UART

Всем привет!
Кто-нибудь может помочь с созданием UART передатчика на Verilog.
Примерно по таким сигналам.
Работа передатчика разрешается установкой в 1 разряда TXEN регистра UCR. Если этот разряд сброшен (передатчик выключен), вывод PD1 (TxD) может использоваться как линия ввода;вывода порта PD. При установке разряда TXEN этот вывод подключается к передатчику UART и начинает функционировать как выход независимо от состояния 1-го разряда регистра DDRD порта PD.
Передача инициируется записью передаваемых данных в регистр данных UDR. После этого данные пересылаются из регистра UDR в сдвиговый регистр передатчика. При этом возможны два варианта:
1) новое значение записывается в регистр UDR после того как был передан стоп-бит предыдущего слова. В этом случае данные пересылаются в сдвиговый регистр сразу же после записи в регистр UDR;
2) новое значение записывается в регистр UDR во время передачи. В этом случае данные пересылаются в сдвиговый регистр после передачи стоп-бита текущего слова.
После пересылки содержимого регистра UDR в сдвиговый регистр флаг UDRE регистра USR устанавливается в 1, что означает готовность передатчика к получению нового значения. В этом состоянии флаг остается до новой записи в регистр UDR. Одновременно с пересылкой формируется служебная информация: 0-й разряд сдвигового регистра сбрасывается в О (старт-бит), а 9-й (или 10-й) разряд устанавливается в 1 (стоп-бит). Если включен режим передачи 9-разрядных данных (разряд CHR9 регистра UCR установлен в 1), то значение разряда ТХВ8 регистра UCR копируется в 9-й разряд сдвигового регистра.
После загрузки сдвигового регистра его содержимое начинает сдвигаться вправо и поступает на вывод TXD в следующем порядке: стартовый бит, данные (начиная с младшего разряда), столовый бит. Сдвиг осуществляется по тактовому сигналу, вырабатываемому контроллером скорости передачи. Если во время передачи в регистр UDR было записано новое значение, то после передачи стоп-бита оно пересылается в сдвиговый регистр. Если же к моменту окончания передачи стоп-бита новой записи выполнено не было, в регистре USR устанавливается флаг завершения передачи ТХС.
где:
TXCIE – разрешение прерывания по завершении передачи, если ТХС1Е=1;
UDRIE – разрешение прерывания при опустошении регистра данных UART, если UDRJE = 1;

TXEN – разрешение передачи при TXEN = 1;
CHR9 – формат посылок (кадров). Если CHR9 = 1, производится передача и прием 9-разрядных данных. При передаче значение старшего (8-го) разряда берется из разряда ТХВ8 регистра, а при приеме записывается в разряд RXB8;
ТХВ8 – 8-й разряд передаваемых данных. Если флаг CHR9 = 1, значение ТХВ8 передается как старший разряд слова.
Значения битов (флагов) регистра состояния:
ТХС – флаг завершения передачи. Данный флаг устанавливается в 1 после передачи всех разрядов слова, включая стоп-бит, из сдвигового регистра передатчика, при условии, что в регистр данных UDR не было загружено новое значение. Этот флаг наиболее полезен при полудуплексной связи, когда передающее устройство должно освободить линию и перейти в режим приема сразу же после окончания передачи. Флаг сбрасывается аппаратно при выполнении подпрограммы обработки прерывания или программно при записи 1 (!) в этот разряд;
UDRE – регистр данных пуст. Данный флаг устанавливается в 1 после пересылки байта из регистра данных UDR в сдвиговый регистр передатчика. Установка этого флага означает, что передатчик готов к получению нового значения для передачи. Сбрасывается флаг аппаратно при записи в регистр UDR;
FE – флаг ошибки формата. Данный флаг устанавливается в 1, если стоп-бит принятого слова равен 0. Флаг сбрасывается при приеме стоп-бита, равного 1;
OR – флаг переполнения. Данный флаг устанавливается в 1, если в сдвиговом регистре приемника находится новое принятое слово, а старое содержимое регистра UDR не прочитано. Флаг остается установленным до тех пор, пока не будет прочитано содержимое регистра UDR. Флаг сбрасывается при пересылке принятых данных из сдвигового регистра приемника в регистр UDR.

0

VHDL. Реализация UART на ПЛИС
Open Source Documented Verilog UART http://opencores.org/project,osdvu

0