Базовые вещи при освоении ПЛИС в части ввода-вывода информации

Здравствуйте!
Подскажите пожалуйста по такому вопросу.
Каковы базовые вещи при освоении ПЛИС в части ввода-вывода информации?
С такими задачами сталкиваюсь впервые, киньте какую-нибудь идею, может есть какая-нибудь литература, которая может помочь в решении данной задачи?
Конкретный пример задачи: реализовать на ПЛИС ввод информации со спутника в память, затем вывод информации на один из выходов ПЛИС.
Можно также другие простые задачи, чтобы я мог поработать над ними и потестировать в отладочной среде.
Буду очень признателен за помощь!

Добавлено через 3 часа 7 минут
Есть множество понятий в голове, которые ещё сложно ещё выстроить в единую картинку.
Кажется, что ввод-вывод - это какая-то простая концепция. Наподобие, "с помощью клавиатуры введите число от 0 до 1000, выводите его на семисегментный четырёхразрядный индикатор и храните в энергонезависимой памяти, чтобы после отключения и включения ПЛИС это значение сохранялось".
В то же время, какие-то серилайзеры и десерилайзеры, блоки контроля импеданса, SDR и DDR триггеры, различные типы задержек для компенсации неодинаковости линий, собственные PLL для более точной подстройки блоков данных, высокосортная память и т.д.

0

Сообщение от Istorik А что это за устройство?

устройство моё, работа с памятью, но там всё иначе, это будет кэш команд для своего процессора работающего на статической логике.
Сделаю иначе, просто хотел схемы разобрать в публикации, ну немного иначе будет - с кучей дорожек на схеме синтезируемой - не вопрос.

Сообщение от Istorik Подскажите какую-нибудь литературу или примеры по работе ПЛИС с памятью

"Проектирование функциональных блоков встраиваемых систем на FPGA" В.В. Соловьев, там много про память, но боюсь что это не совсем основы.

0

В это воскресенье должен точно закончить проект. У меня тоже работа с памятью, но пока только для кэша команд процессора, потому что мне как то трудно пока представляется передача пакетов информации в статической логике.

Добавлено через 2 минуты
Разве что менять режимы работы блоков.

0

Сообщение от Hretgir "Проектирование функциональных блоков встраиваемых систем на FPGA" В.В. Соловьев, там много про память, но боюсь что это не совсем основы.

Спасибо, поищу)

Добавлено через 25 минут
Как я понимаю, для управления памятью тоже нужно писать отдельные контроллеры. Например для SDRAM - SDRAM Контроллер.

Добавлено через 9 минут
На вики, например, есть таблица истинности для SDRAM https://ru.wikipedia.org/wiki/SDRAM. Она исчерпывающая? Я ещё не очень хорошо знаком, но можно ли описать её с помощью конечного автомата?

0

Сообщение от Istorik На вики, например, есть таблица истинности для SDRAM https://ru.wikipedia.org/wiki/SDRAM. Она исчерпывающая?

Это не таблица истинности а таблица команд. Алгоритм подачи зависит от разработчика.
Вообще в большинстве сред присутствуют IP Core которые так или иначе реализуют работу с оперативой.

Сообщение от Hretgir трудно пока представляется передача пакетов информации в статической логике

Конечные автоматы решают задачку, счетчики тактов. Тут придется думать на уровне сигналов.

0

Сообщение от Worldmaster Это не таблица истинности а таблица команд. Алгоритм подачи зависит от разработчика. Вообще в большинстве сред присутствуют IP Core которые так или иначе реализуют работу с оперативой.

Под рукой это держать можно. Но прежде чем переходить к готовым решениям, хочу написать что-то сам, чтобы лучше понимать.

0

Сообщение от Istorik хочу написать что-то сам, чтобы лучше понимать.

Дело в том что в ПЛИС все не так как в классическом программировании. Там очень много скрытых факторов которые так или иначе могут влиять на конечный продукт. IP как правило созданы больше для того чтобы минимизировать всякие проблемы типа длины линий, задержки между сигналами чтобы все это укладывалось в требуемый рабочий частотный диапазон.

0

Сообщение от Worldmaster Дело в том что в ПЛИС все не так как в классическом программировании. Там очень много скрытых факторов которые так или иначе могут влиять на конечный продукт. IP как правило созданы больше для того чтобы минимизировать всякие проблемы типа длины линий, задержки между сигналами чтобы все это укладывалось в требуемый рабочий частотный диапазон.

Что такое "скрытые факторы" в ПЛИС?

Добавлено через 1 минуту

Сообщение от Worldmaster Дело в том что в ПЛИС все не так как в классическом программировании. Там очень много скрытых факторов которые так или иначе могут влиять на конечный продукт. IP как правило созданы больше для того чтобы минимизировать всякие проблемы типа длины линий, задержки между сигналами чтобы все это укладывалось в требуемый рабочий частотный диапазон.

Для меня сейчас различные готовые модули, IP-ядра - как чёрные ящики. У меня не всегда получается с ними работать и получать результат, который хочется. Поэтому я разбираю их на простые элементы (когда это возможно) и пробую каждый элемент в отдельности или в совокупности, чтобы смотреть, как это всё работает целиком.

0

Сообщение от Istorik IP-ядра - как чёрные ящики.

Они и остануться всегда черными ящиками. Это нормально.

Сообщение от Istorik Что такое "скрытые факторы" в ПЛИС?

когда собрали проект по своему алгоритму. Синтезировали а потом выяснилось что при размещении в чип ваш алгоритм превратился в огромную связку триггеров которые раскиданы по всему чипу и расстояния между блоками не позволяют работать на заданных частотах. Slack - так называемые.

0

Сообщение от Worldmaster когда собрали проект по своему алгоритму. Синтезировали а потом выяснилось что при размещении в чип ваш алгоритм превратился в огромную связку триггеров которые раскиданы по всему чипу и расстояния между блоками не позволяют работать на заданных частотах. Slack - так называемые.

И как с этим бороться? Какие-то приёмы наверняка есть?

Добавлено через 2 минуты

Сообщение от Worldmaster Они и остануться всегда черными ящиками. Это нормально.

Вот, а здесь кто-то (если не ошибаюсь, Skryp) упоминал, что иногда нужно писать собственные IP-ядра, т.е. закладывать в них какой-то алгоритм на базе цифровых схем. Например тот же контроллер для управления памятью.

0

Сообщение от Istorik что иногда нужно писать собственные IP-ядра

да никто не запрещает свое писать, но когда проект большой сводить все в кучу будет прям задача.

Сообщение от Istorik Какие-то приёмы наверняка есть?

Там целая наука. минимизировать код. Разбивать на более мелкие блоки. А еще пересечение частотных доменов это вообще отдельная песня.

0

Сообщение от Worldmaster А еще пересечение частотных доменов это вообще отдельная песня.

Тогда, наверное, лучше писать отдельные модули, где у каждого только своя частота, а потом соединять их через модуль верхнего уровня. Я это так увидел. Т.е. не писать всё устройство в одном модуле подряд.

0

У кого-нибудь есть опыт разработки CAN или ModBus на ПЛИС? А также регуляторов (ПИД- либо адаптивных)? Поделитесь, будьте добры.

0

Сообщение от Istorik Тогда, наверное, лучше писать отдельные модули, где у каждого только своя частота, а потом соединять их через модуль верхнего уровня. Я это так увидел.

Возможно это и так, но мне представляется простота несколько иначе, правда задача решаемая схемой должна быть для этого не тривиальной - соединять через нетактируемые триггеры, тогда с синхронизацией проблем не будет. Так как триггер даст задержку - поэтому и задача должна быть не тривиальной - чтобы задержки не сказывались сильно. Код нетактируемого триггера я сбрасывал.
Ещё - делать полность статическую логику, только это не проще чем синхронизация тактов, если схема конечно не тривиальна.
Тут мне кажется выбирается приём, который проще, только у всех они разные.

0

Сообщение от Istorik У кого-нибудь есть опыт разработки CAN или ModBus на ПЛИС? А также регуляторов (ПИД- либо адаптивных)? Поделитесь, будьте добры.

Вот есть сайт . Если получится зарегистрироваться то там есть бесплатные ядра на много чего.

0

Сообщение от Worldmaster Вот есть сайт . Если получится зарегистрироваться то там есть бесплатные ядра на много чего.

Спасибо.

Сообщение от Hretgir Возможно это и так, но мне представляется простота несколько иначе, правда задача решаемая схемой должна быть для этого не тривиальной - соединять через нетактируемые триггеры, тогда с синхронизацией проблем не будет. Так как триггер даст задержку - поэтому и задача должна быть не тривиальной - чтобы задержки не сказывались сильно. Код нетактируемого триггера я сбрасывал. Ещё - делать полность статическую логику, только это не проще чем синхронизация тактов, если схема конечно не тривиальна. Тут мне кажется выбирается приём, который проще, только у всех они разные.

Спасибо. Буду пробовать разные способы.

Добавлено через 3 минуты
Hretgir, а как ваша публикация поживает, доделали?

0

Сообщение от Istorik Hretgir, а как ваша публикация поживает, доделали?

сегодня уже просто не успею (каждый вечер занимаюсь схемой и описанием на verilog) добавить пару ключей и один триггер, и описать связи в них (пришлось решать эту задачку тоже). А так всё в принципе готово. Завтра пятница - доделаю, в субботу буду пробовать загружать это на FPGA, в случае успеха - тестбэенч, чисто для интереса, и потом ещё над самой публикацией тоже поработать будет надо...сомнительно что публикация будет готова, но тест бенч к ней я могу добавить потом (ни разу не делал и ещё стоит почитать доку по ним), тогда может и успею.

0