Цифровая фильтрация на ПЛИС

@web8 · Регистрация: 17.03.2012

Студворк — интернет-сервис помощи студентам

Доброго времени суток!

Можно ли в Quartus 2 web edition собрать схему цифрового фильтра из готовых блоков и проверить на работоспособность без написания программы на vhdl?
и если можно,код автоматически будет генерироваться?

raxper · 09.10.2014, 19:22

...в любую IDE для работы с ПЛИС.

@Don Rodrigo · 09.10.2014, 20:45

У вас foundation 4,1 сейчас установлен?

Добавлено через 35 минут
На вин7 х64 не запускается проект менеджер)

Может быть существуют еще какие-то IDE для работы с ПЛИС, покомпактнее?)
Нет возможности скачать Xilinx ISE, слишком уж огромен)

raxper · 09.10.2014, 20:49

Не по теме:

...у меня сейчас борщ.

Xilinx ISE, слишком уж огромен)

это да. WEBPack ISE попробуйте.

@Don Rodrigo · 09.10.2014, 20:59

Не по теме:

...за что мне столько мучений?))))

@Don Rodrigo · 11.10.2014, 19:40

Поставил ВебПак) Какие дальнейшие указания? У меня версия 10.1, старшие версии под 5гб))

raxper · 11.10.2014, 19:52

https://www.cyberforum.ru/post2905646.html

@Don Rodrigo · 11.10.2014, 20:00

Нене) ВДХЛ-код же готов) Надо как-то в схематике его заюзать)
ЯдроГенератор тут тоже только ФИР

raxper · 11.10.2014, 20:45

Создать модуль на базе VHDL, ввести в либу компонентов проекта, подгрузить из набора готовый модуль в схему, подсоединить к соответствующим пинам.

@Don Rodrigo · 13.10.2014, 20:56

raxp,

C
1
2
3
4
5
6
7
8
 PORT( clk                             :   IN    std_logic; 
         clk_enable                      :   IN    std_logic; 
         reset                           :   IN    std_logic; 
         filter_in                       :   IN    real; -- double
         filter_out                      :   OUT   real  -- double
         );
 
END Hlp3;

Ругается на: "D:/FPGA/Test/Hlp3.vhd" line 35: Signal <filter_in> of type real is not supported.
Не понимаю, почему(
Почему не поддерживается?

Добавлено через 3 минуты
//Делаю на Spartan2: xc2s100-6-tq144

raxper · 13.10.2014, 21:14

ага.

@Don Rodrigo · 13.10.2014, 22:02

Что делать ?(

Добавлено через 40 минут
Ещё вот такой вопросик.
Создал *coe файл -> подключил в core generator -> сгенерил ядро.
Как посмотреть его внутреннюю структуру, какие там вентили и т.д. ?

raxper · 13.10.2014, 22:05

...у меня не показывается, черный ящик.

@Don Rodrigo · 13.10.2014, 23:34

И смысл этого ЯдроГенератора) Не знаешь, что внутри) Ладно, FIR готов)
Осталось с IIR разобраться, но там эта непонятная ошибка в коде. Чем ему реал не угодил? Мб взять виртекс вместо спартана? Или не в этом дело?)

@de-pre · 13.10.2014, 23:57

Сообщение от Don Rodrigo

Ругается на: "D:/FPGA/Test/Hlp3.vhd" line 35: Signal <filter_in> of type real is not supported.
Не понимаю, почему(
Почему не поддерживается?

Нужно указывать пределы изменения.
Например так:

C
1
filter_in                       :   IN    real range 0 to 20;

@Don Rodrigo · 14.10.2014, 11:39

de-pre, так тоже не работает...
ERROR:HDLParsers:847 - "D:/FPGA/Test/Hlp3.vhd" Line 36. The type of the range constraint is not compatible with real.

Добавлено через 33 минуты
Вот оно чё, гадкий Xilinx не поддерживает реал)

Не по теме:

Your code contains "real" (floating-point) data type, which isn't supported by Xilinx XST, the HDL synthesizer. That's a common limitation of today's HDL synthesis tools.

@Don Rodrigo · 14.10.2014, 12:18

Я сделал, ееееее)
теперь распечатаю и повешу этот ковер на стену ))

Не по теме:

//Когда же нормальные мануалы по этому Xilinx на русском языке соорудят!?
//Если бы не иностранные форумы, я бы облысел от стрессов и страданий)

raxper · 14.10.2014, 18:49

...

@Don Rodrigo · 14.10.2014, 19:18

raxp, ну не видел я этого файлика)
Теперь можно начинать оформлять)
Кстати, на какой ПЛИС лучше сделать?
Какая самая крутая?)
В этом Хilnx есть: Виртексы 1-5, Спартаны 2-3AN, КулРаннеры 1-2 и XC9500

raxper · 14.10.2014, 19:35

...а зачем тут крутая, с вашей задачей справится любая дешевенькая FPGA. Цены см. в своем регионе.

@Don Rodrigo · 14.10.2014, 19:43

raxp, ладно, пока описываю "fdatool + FIR compiler v3.2")
Как дойду до "fdatool+модуль на базе VHDL" - ещё немного вас помучаю по компоновке и т.п.))

Новые блоги и статьи Все статьи Все блоги /
Модель здравосохранения 14. Собираем всю модель вместе. anaschu 22.05.2026 Модель собрана. В будущих постах на видео я покажу, как она работает. В этом посте запускаем её, проверяем результаты и разбираем что можно с ней делать дальше. Перед запуском проверяем. . .	Модель здравоохранения 13. Добавление самой системы здравоохранения. anaschu 22.05.2026 В предыдущем посте мы настроили болезни. Теперь добавим события, которые управляют здоровьем всего коллектива, а также настроим рабочий график и расчёт финансов. В Main создаём четыре события. . . .	Модель здравоохранения 12. добавление болезней через ресурпул, как аварии anaschu 22.05.2026 Болезни — это ключевая часть нашей модели. Нам нужно, чтобы работник периодически уходил на больничный, его задание при этом зависало, а после выздоровления работа возобновлялась. Реализуем это двумя. . .	Модель здравоохранения 11. Создаём классы Задание и Работник anaschu 22.05.2026 В AnyLogic каждая заявка и каждый ресурс — это объект определённого класса. Нам нужно создать два класса: Задание (заявка) и Работник (ресурс). Класс Задание В дереве проекта нажимаем правой. . .
Модель здравоохранения 10. Новая модель, смотрим, как добавлять логические блоки, и что писать внутри anaschu 22.05.2026 Открываем AnyLogic, создаём новый проект. В дереве проекта появляется класс Main — это главный агент, в котором будет жить вся наша логика. Палитра блоков Слева находится палитра. Нас интересует. . .	модель ЗдравоСохранения 9. Новая модель, разбираемся, как ее создавать anaschu 22.05.2026 В этой серии постов мы построим модель небольшого рабочего коллектива. Сотрудники получают задания, выполняют их, иногда болеют — и мы хотим посчитать, сколько это стоит компании. Метод. . .	[golang] Linked list alhaos 22.05.2026 Связный список / Linked list Связный список структура данных позволяющая хранить список значений, в отличии от массива в памяти хранится не сплошным куском, а отдельными частями которые ссылаются. . .	[golang] Двоичная куча, min-heap alhaos 20.05.2026 Двоичная куча Двоичная куча — структура данных, которая всегда держит самый важный элемент наготове. Представьте очередь к хилеру в игре, и очередь из игроков в приоритете те у кого меньше. . .

@web8 1 / 1 / 0 Регистрация: 17.03.2012 Сообщений: 34

	Цифровая фильтрация на ПЛИС 25.12.2013, 12:02. Показов 25007. Ответов 75 Метки нет (Все метки) Доброго времени суток! Можно ли в Quartus 2 web edition собрать схему цифрового фильтра из готовых блоков и проверить на работоспособность без написания программы на vhdl? и если можно,код автоматически будет генерироваться? 0

raxper 10237 / 6615 / 498 Регистрация: 28.12.2010 Сообщений: 21,154 Записей в блоге: 1
	09.10.2014, 19:22
	...в любую IDE для работы с ПЛИС. 0

@Don Rodrigo 28 / 28 / 1 Регистрация: 10.12.2009 Сообщений: 792
	09.10.2014, 20:45
	У вас foundation 4,1 сейчас установлен? Добавлено через 35 минут На вин7 х64 не запускается проект менеджер) Может быть существуют еще какие-то IDE для работы с ПЛИС, покомпактнее?) Нет возможности скачать Xilinx ISE, слишком уж огромен) 0

@Don Rodrigo
	09.10.2014, 20:59
	Не по теме: ...за что мне столько мучений?)))) 0

@Don Rodrigo 28 / 28 / 1 Регистрация: 10.12.2009 Сообщений: 792
	11.10.2014, 19:40
	Поставил ВебПак) Какие дальнейшие указания? У меня версия 10.1, старшие версии под 5гб)) 0

raxper 10237 / 6615 / 498 Регистрация: 28.12.2010 Сообщений: 21,154 Записей в блоге: 1
	11.10.2014, 19:52
	https://www.cyberforum.ru/post2905646.html 0

@Don Rodrigo 28 / 28 / 1 Регистрация: 10.12.2009 Сообщений: 792
	11.10.2014, 20:00
	Нене) ВДХЛ-код же готов) Надо как-то в схематике его заюзать) ЯдроГенератор тут тоже только ФИР 0

raxper 10237 / 6615 / 498 Регистрация: 28.12.2010 Сообщений: 21,154 Записей в блоге: 1
	11.10.2014, 20:45
	Создать модуль на базе VHDL, ввести в либу компонентов проекта, подгрузить из набора готовый модуль в схему, подсоединить к соответствующим пинам. 0

raxper 10237 / 6615 / 498 Регистрация: 28.12.2010 Сообщений: 21,154 Записей в блоге: 1
	13.10.2014, 21:14
	ага. 0

@Don Rodrigo 28 / 28 / 1 Регистрация: 10.12.2009 Сообщений: 792
	13.10.2014, 22:02
	Что делать ?( Добавлено через 40 минут Ещё вот такой вопросик. Создал *coe файл -> подключил в core generator -> сгенерил ядро. Как посмотреть его внутреннюю структуру, какие там вентили и т.д. ? 0

raxper 10237 / 6615 / 498 Регистрация: 28.12.2010 Сообщений: 21,154 Записей в блоге: 1
	13.10.2014, 22:05
	...у меня не показывается, черный ящик. 0

@Don Rodrigo 28 / 28 / 1 Регистрация: 10.12.2009 Сообщений: 792
	13.10.2014, 23:34
	И смысл этого ЯдроГенератора) Не знаешь, что внутри) Ладно, FIR готов) Осталось с IIR разобраться, но там эта непонятная ошибка в коде. Чем ему реал не угодил? Мб взять виртекс вместо спартана? Или не в этом дело?) 0

@Don Rodrigo 28 / 28 / 1 Регистрация: 10.12.2009 Сообщений: 792
	14.10.2014, 11:39
	de-pre, так тоже не работает... ERROR:HDLParsers:847 - "D:/FPGA/Test/Hlp3.vhd" Line 36. The type of the range constraint is not compatible with real. Добавлено через 33 минуты Вот оно чё, гадкий Xilinx не поддерживает реал) Не по теме: Your code contains "real" (floating-point) data type, which isn't supported by Xilinx XST, the HDL synthesizer. That's a common limitation of today's HDL synthesis tools. 0

@Don Rodrigo 28 / 28 / 1 Регистрация: 10.12.2009 Сообщений: 792
	14.10.2014, 12:18
	Я сделал, ееееее) теперь распечатаю и повешу этот ковер на стену )) Не по теме: //Когда же нормальные мануалы по этому Xilinx на русском языке соорудят!? //Если бы не иностранные форумы, я бы облысел от стрессов и страданий) Миниатюры 0

@Don Rodrigo 28 / 28 / 1 Регистрация: 10.12.2009 Сообщений: 792
	14.10.2014, 19:18
	raxp, ну не видел я этого файлика) Теперь можно начинать оформлять) Кстати, на какой ПЛИС лучше сделать? Какая самая крутая?) В этом Хilnx есть: Виртексы 1-5, Спартаны 2-3AN, КулРаннеры 1-2 и XC9500 0

raxper 10237 / 6615 / 498 Регистрация: 28.12.2010 Сообщений: 21,154 Записей в блоге: 1
	14.10.2014, 19:35
	...а зачем тут крутая, с вашей задачей справится любая дешевенькая FPGA. Цены см. в своем регионе. 0

@Don Rodrigo 28 / 28 / 1 Регистрация: 10.12.2009 Сообщений: 792
	14.10.2014, 19:43
	raxp, ладно, пока описываю "fdatool + FIR compiler v3.2") Как дойду до "fdatool+модуль на базе VHDL" - ещё немного вас помучаю по компоновке и т.п.)) 0