Схема ячейки памяти типа 2D на базе RS триггера

Необходимо синтезировать схему ячейки памяти типа 2D на базе RS триггера в Quartus II. Помогите, пожалуйста, если кто-то знает, как это сделать и как это будет выглядеть.

0

VHDL пойдёт?

0

Эх, простите, я недавно начала учиться и не совсем разбираюсь в терминологии, и еще не знаю, что такое VHDL. Но думаю, что пойдет. Мне уже все подойдет, лишь бы стало понятнее, что делать с заданием

0

я сам не силён, пишу только ПЛИС от Altera, но там есть 4 языка AHDL, VHDL, Verilog и SystemVerilog, вам на чём надо? возможно вашей ПЛИС вообще не из этой группы что-то надо)))

0

Нам нужно сделать схему в квартусе. Преподаватель дал нам учебник "Цифровая схемотехника и архитектура компьютера" (Дэвид М. Харрис и Сара Л. Харрис) 2013 года, оттуда я взяла первую схемку RS триггера. Преподаватель не проводит консультации и остается только думать своей головой и разбираться. Вторая схемка - как я перенесла схему из учебника в квартус, но у меня закрадываются сомнения, что это не то, что нужно. Что это не схема ячейки памяти типа 2D на базе RS триггера, а просто RS триггер

Миниатюры

   

0

Сообщение от abit возможно вашей ПЛИС вообще не из этой группы что-то надо

Написано же:

Сообщение от mixedsat в Quartus II

А это однозначно Альтера. Так что не стесняйтесь, делитесь.

А для вас, mixedsat, есть неприятная новость:
"Ячейки памяти 2D" - это не схемотехника, а название технологии, всего лишь принцип размещения элементов на кристалле микросхемы - все элементы в одной плоскости. "2D" - это два измерения (2 Dimentions). Отсюда непонятно, что именно от вас требуется сделать.
Хотя есть и хорошая новость: на ПЛИС Альтера любые ячейки памяти получатся 2D, потому что кристалл самой ПЛИС изготовлен по этой технологии.

Сообщение от mixedsat это не схема ячейки памяти типа 2D на базе RS триггера, а просто RS триггер

Совершенно верно.
Просто поищите схему ячейки памяти на RS-триггерах. Их в этой схеме будет несколько.
Любой поисковик выдаст вам кучу возможных вариантов.

Можете искать также "D-триггер на RS-триггерах". Это фактически и есть ячейка памяти. У неё два входа - вход данных D (отсюда и название "D-триггер") и вход тактирующего сигнала, и один выход. D-триггер, как и ячейка памяти, запоминает на выходе тот уровень, какой был на входе в момент фронта на тактовом входе.

Сообщение от mixedsat я перенесла схему из учебника в квартус

Это вы рисуете принципиальную электрическую схему в графическом редакторе. abit, говорил не об этом, а о языках описания аппаратуры. "HDL" - это аббревиатура от Hardware Description Languge, в переводе Язык Описания "Железа". Это не рисование схем, а описание схем текстом. На всякий случай надо бы уточнить, что от вас требуется. Хотя можете и в таком виде предоставить. В крайнем случае вас поправят.

0

Ура, теперь понятно, что значит 2D. Странно, что у преподавателя в задании есть варианты с 3D типом, как их тогда рисовать в квартусе, если по идее там все ячейки памяти 2д... Слоями, что ли... Но ладно, хорошо, что у меня вариант 2д.
Нам нужно именно нарисовать схему в квартусе, не описать схему текстом.
Спасибо огромное!!!!!!!! Постараюсь все-таки выполнить это задание.

Миниатюры

 

0

Сообщение от mixedsat Странно, что у преподавателя в задании есть варианты с 3D типом

У преподавателей ещё и не такие "странности" в методичках бывают. Относитесь к этому спокойно. У преподавателя задача не дать вам точные исчерпывающие знания, а научить вас учиться. Когда выйдете на работу, годика за два-три инженеры эту кашу в вашей голове поправят.

0

А, так получается, что RS-триггер и есть ячейка памяти? Значит, та схема, которую я нарисовала из учебника, как раз то, что нужно, наверное так?

Миниатюры

 

0

Сообщение от mixedsat получается, что RS-триггер и есть ячейка памяти?

Нет.
Читайте ответы внимательнее.

На приведённой вами картинке всего лишь написано, что RS-триггер - это триггер. В отличие от элементарных логических элементов, триггер может сохранять состояние выхода после снятия управляющего сигнала. Конечно из-за этого свойства можно назвать его "ячейкой памяти". Но назначение входов не то.
Причина неточности - отсутствие чёткой терминологии. Тоже привыкайте, среди работников-теоретиков это часто встречается.

0

Поняла, спасибо большое Вам за советы!

0

Сообщение от i8085 делитесь

у Altera не только VHDL, например приезжал к нам человек из питера на завод, обалдел, сказал все пишут на Verilog, а мы отсталые динозавры
но ладно, делюсь:

0