[VHDL] Синхронный RS-триггер

-- Интерфейс синхронного RS-триггера:
library ieee;
use ieee.std_logic_1164.all;
entity RSC is
  port(S,C,R: in bit;
        Q,NQ: inout bit);
end RSC;
 
-- Архитектурное тело синхронного RS-триггера:
architecture StrRSC of RSC is component N2 -- задается интерфейс компонента типа N2: 
port(X1,X2:in bit;
         Y:inout bit); 
end component;-- задается интерфейс компонента типа RScomp 
component RScomp
    port(notS,notR: in bit; 
              Q,NQ: inout bit); 
end component; 
signal notS,notR: bit;  --  дополнительные сигналы введены для обозначения внутренних цепей; 
    begin
-- указываются связи между компонентами 
--С1, С2 структурной схемы RS-триггера:
C1: N2 port map(S,C,notS);
C2: N2 port map(C,R,notR);
C3: RScomp map(notS,notR,Q,NQ); 
end StrRSC;
 
-- Конфигурация для архитектуры 
StrRSC:library work;
use work.all;
-- открытие всех элементов библиотеки для данной конфигурации 
configuration RSCconf of RSC is for StrRSC
  for C1: N2 use entity NAND2(POVED_NAND2)
    port map (X1,X2,Y)
  end for;
 
for C2: N2 use entity NAND2(POVED_NAND2)
  port map (X1,X2,Y)
end for;
 
   for C3: RScomp use configuration RSconf;
end for; 
end for; 
end RSCconf;
 
begin   
      process(S,R,C)
begin 
      if S='0' and R='1' and C='1' then Q<='0';NQ<='1'; 
       elsif S='1' and R='0' and C='1'then Q<='1';NQ<='0'; 
      end if; 
    assert not (S='1' and R='1' and C='1') -- проверка 
        report "input error: S,R,C=1" -- запрещенного состояния 
        severity warning; -- входов триггера 
        wait on S,R,C; 
end process; 
end StrRSC; -- конец области объявления архитектуры