Форум программистов, компьютерный форум, киберфорум
Программируемая логика: ПЛИС, ПАИС
Форум программистов и сисадминов Киберфорум > Форум по электронике и бытовой технике > Электроника и радиотехника > Программируемая логика: ПЛИС, ПАИС
Войти
Регистрация
Восстановить пароль
Блоги Сообщество Поиск Заказать работу  
 
Рейтинг 4.76/25: Рейтинг темы: голосов - 25, средняя оценка - 4.76
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6

Перевод кода VHDL на Verilog

04.10.2014, 17:30. Показов 5306. Ответов 9
Метки нет (Все метки)
Студворк — интернет-сервис помощи студентам
Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76

LIBRARY ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
Entity decoder is
Generic (N:  integer := 4); --для моделирование N=4 для программирование ПЛИС N=27000000
Port
(
f0: in std_logic;                   --опорный генератор
kk_8:in std_logic_vector (1 to 8);          --входной код
hexS,hexM:out std_logic_vector(0 to 6);     --выходной вектор значения на 7-индикатор
error:out std_logic_vector(1 to 8)          -- индикация разряда ошибочного бита
 
);
End decoder;
 
ARCHITECTURE Behavior OF decoder IS
 Signal clk:std_logic:='0'; 
 signal kk_4:std_logic_vector (0 to 3):="0000";
 signal s:std_logic_vector(4 downto 1):="0000";
 signal kod,kk:std_logic_vector (1 to 8):="00000000";
 Component delitel is           --Делитель частоты опорного генератора
 Port
 (
  f_in:in std_logic;        --частота опорного генератора.
  f_out:out std_logic   --частота 1Гц.
 );
 End component;
 Component hex is       --компонент отображения на семиразрядном индикаторе
 Port
 (
  inp:in std_logic_vector (0 to 3);         --входной вектор значения 
  indicS,indicM:out std_logic_vector(0 to 6)    --выходной вектор значения на 7-индикатор
 );
 End component;
 
Begin
L1: delitel port map (f0,clk);
  Process (clk)
  Variable x:integer range 0 to 15:=0 ;
  Begin 
  if clk'event and clk='1' then
  kod<=kk_8;
  End if;
  s(4)<=kod(1) xor kod(2) xor kod(3) xor kod(4) xor kod(5) xor kod(6) xor kod(7) xor kod(8);
  s(1)<=kod(1) xor kod(3) xor kod(5) xor kod(7);
  s(2)<=kod(2) xor kod(3) xor kod(6) xor kod(7);
  s(3)<=kod(4) xor kod(5) xor kod(6) xor kod(7);
  x:=conv_integer(s);
  if x>7 then 
  if x=8 then
  error<="00000001";
  kk<=kod;
  else
  x:=x-8; 
  for i in 1 to 8 loop
  if i=x then 
  error(i)<='1';
  kk(i)<=not(kod(i));
  else
  kk(i)<=kod(i);
   error(i)<='0';
   end if;
  end loop;
  end if;
  elsif x=0 then
  error<="00000000";
  kk<=kod; 
  elsif x<8 then
  error<="11111111" ;
  kk<="00000000";
  End if; 
  End process; 
kk_4<=(kk(7),kk(6),kk(5),kk(3));
L2:hex port map (kk_4,hexS,hexM);
End Behavior;
Добавлено через 51 секунду
Помогите, пожалуйста перевести это, очень нужно. Сам VHDL не изучал никогда
0
Лучшие ответы (1)
Сообщение: #6752612
cpp_developer
Эксперт
20123 / 5690 / 1417
Регистрация: 09.04.2010
Сообщений: 22,546
Блог
 04.10.2014, 17:30
Ответы с готовыми решениями:

[VHDL/Verilog] Реализовать защелку с входом разрешения
Есть задание,реализовать защелку с входом разрешения. Есть вот такая таблица истинности: enabled data gate Q(t) 0 0 0 X ...

[VHDL/Verilog] Вычисление контрольной суммы
Здравствуйте. В пособии, которое я сюда скинул, описывается в том числе схема параллельного вычисления CRC, основанного на сдвиговом...

VHDL и Verilog в одном проекте ISE Xilinx
Подключила файл verilog производителя микросхемы PSram (Micron) в проект на VHDL в программе ISE 14.3. ModelSim ругается на отсутствие...

9
 Аватар для raxper
10236 / 6614 / 498
Регистрация: 28.12.2010
Сообщений: 21,154
Записей в блоге: 1
04.10.2014, 18:50
...в закрепленной теме по ПЛИС есть хорошее справочное пособие (даже онлайн) по VHDL.
0
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6
04.10.2014, 19:26  [ТС]
А помочь никто не может?
0
 Аватар для raxper
10236 / 6614 / 498
Регистрация: 28.12.2010
Сообщений: 21,154
Записей в блоге: 1
04.10.2014, 19:27
...а вы не путаете помощь с написанием за вас? Начинайте писать, если чего непонятно - открываем справочник.
0
Почетный модератор
Эксперт по компьютерным сетямЭксперт Windows
 Аватар для magirus
28049 / 15785 / 983
Регистрация: 15.09.2009
Сообщений: 67,752
Записей в блоге: 78
04.10.2014, 19:28
Господь Бог разве что, раз сам не желаешь читать.
за тебя делать никто тут не будет.
0
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6
20.10.2014, 23:07  [ТС]
Вот я попытался перенести это на verilog, но всё равно я не смог до конца разобраться в этом vhdl. Не понимаю некоторые места, смысл предложения не понимаю, как он должен выглядеть
Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43

module decoder (f0,clk,kk_8,s,x,i,kod,kk,hexS,hexM,error);
  input fo,clk;
  input [8:1]kk_8,kod,kk;
  output [6:0]hexS,hexM;
  output [8:1]error;
  reg [6:0]hexS,hexM;
  reg [8:1]error;
  wire [3:0]s;
  wire x,i;
  decoder_7indicator g1(inp,indicS,indicM);
  always @(posedge clk)
    begin 
      if (clk)
        kod<=kk_8;
          assign s[4]=kod[1]^kod[2]^kod[3]^kod[4]^kod[5]^kod[6]^kod[7]^kod[8];
          assign s[1]=kod[1]^kod[3]^kod[5]^kod[7];
          assign s[2]=kod[2]^kod[3]^kod[6]^kod[7];
          assign s[3]=kod[4]^kod[5]^kod[6]^kod[7];
          x<=s;
          if (x>7)
            if (x=8)
              error=8'b00000001;
              kk<=kod;
            else
              x=x-8;
              for (i=1;i<8;i=i+1)
              begin
                if (i==x)
                  error[i]=1;
                  kk[i]=~kod[i];
                else 
                  kk[i]<=kod[i];
                  error[i]=0;
              end
          else if (x==0)
            error=8'b00000000;
            kk<=kod;
          else if (x<8)
            error=8'b11111111;
            kk=8'b00000000;
        end 
    kk_4=(kk[7],kk[6],kk[5],kk[3]);
endmodule
Вот Декодер отображения на 7-ми разрядном индикаторе.
Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76

module decoder_7indicator (inp,indicS,indicM);
  input [3:0]inp;
  output [6:0]indicS,indicM; //входной вектор значения 
  reg [6:0]indicS,indicM; //выходной вектор значения на 7-индикатор
  always @(inp)
    case (inp)
      4'b0000: 
      begin
        indicS<=7'b0000001; indicM<=7'b0000001;//0
      end
      4'b0001: 
      begin
        indicS<=7'b0000001; indicM<=7'b0000000;//1
      end
      4'b0010: 
      begin
        indicS<=7'b0000001; indicM<=7'b1001100;//2
      end
      4'b0011: 
      begin 
        indicS<=7'b1001111; indicM<=7'b0010010;//3
      end
      4'b0100: 
      begin
        indicS<=7'b0000001; indicM<=7'b0010010;//4
      end
      4'b0101: 
      begin
        indicS<=7'b1001111; indicM<=7'b0000001;//5
      end
      4'b0110: 
      begin
        indicS<=7'b0000001; indicM<=7'b0100000;//6
      end
      4'b0111: 
      begin
        indicS<=7'b1001111; indicM<=7'b1011100;//7
      end
      4'b1000: 
      begin
        indicS<=7'b0000001; indicM<=7'b1001111;//8
      end
      4'b1001: 
      begin
        indicS<=7'b0000001; indicM<=7'b0000100;//9
      end
      4'b1010: 
      begin
        indicS<=7'b0000001; indicM<=7'b0100100;//10
      end
      4'b1011: 
      begin
        indicS<=7'b1001111; indicM<=7'b0000110;//11
      end
      4'b1100: 
      begin
        indicS<=7'b0000001; indicM<=7'b0000110;//12
      end
      4'b1101: 
      begin
        indicS<=7'b1001111; indicM<=7'b1001111;//13
      end
      4'b1110: 
      begin
        indicS<=7'b0000001; indicM<=7'b0001111;//14
      end
      4'b1111: 
      begin
        indicS<=7'b1001111; indicM<=7'b0100100;//15
      end
      default: 
      begin
        indicS<=7'b1111110; indicM<=7'b1111110;//null
      end
    endcase  
endmodule
Помогите доработать немного, скажите где ошибся

Добавлено через 20 часов 37 минут
Ау народ, есть кто живой. Гляньте хоть и скажите че не так

Добавлено через 3 часа 26 минут
Вот немного исправленная версия декодера
Code
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46

module decoder (clk,kk_8,hexS,hexM,error);
  input fo,clk;
  input [8:1]kk_8;
  output [6:0]hexS,hexM;
  output [8:1]error;
  reg [6:0]hexS,hexM;
  reg [8:1]error;
  reg [4:1]s=4'b0000;
  reg [3:0]kk_4=4'b0000;
  reg [8:0]kod,kk=8'b00000000;
  reg x;
  wire f0;
  integer i;
  decoder_7indicator g1(inp,indicS,indicM);
  initial
    clk=0;      
  always @(posedge clk)
      if (clk)
        kod<=kk_8;
          assign s[4]=kod[1]^kod[2]^kod[3]^kod[4]^kod[5]^kod[6]^kod[7]^kod[8];
          assign s[1]=kod[1]^kod[3]^kod[5]^kod[7];
          assign s[2]=kod[2]^kod[3]^kod[6]^kod[7];
          assign s[3]=kod[4]^kod[5]^kod[6]^kod[7];
          assign x={s[1],s[2],s[3],s[4]};
          if (x>7)
            if (x==8)
              error=8'b00000001;
              kk<=kod;
            
            else
              x=x-8;
              for (i=1;i<=8;i=i+1)
                if (i==x)
                  error[i]=1;
                  kk[i]=~kod[i];
                else 
                  kk[i]<=kod[i];
                  error[i]=0;
          else if (x==0)
            error=8'b00000000;
            kk<=kod;
          else if (x<8)
            error=8'b11111111;
            kk=8'b00000000; 
   assign kk_4={kk[7],kk[6],kk[5],kk[3]};
endmodule
Ну не молчите, помогите пожалуйста
0
28 / 28 / 1
Регистрация: 10.12.2009
Сообщений: 792
22.10.2014, 12:29
Лучший ответ Сообщение было отмечено raxp как решение

Решение

Strannik1980,
http://www.edautils.com/vhdl2verilog.html
http://www.syncad.com/verilog_vhdl_translator.htm
http://www.softpedia.com/get/O... vhdl.shtml
0
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6
22.10.2014, 19:31  [ТС]
И это реально работает?
0
28 / 28 / 1
Регистрация: 10.12.2009
Сообщений: 792
23.10.2014, 10:57
Strannik1980, попробуй)
0
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6
26.10.2014, 20:03  [ТС]
Ребята, такая проблема: в modelSim я вроде как написал файлы, тестовые тоже, даже вроде правильно работают, но вот когда создал проект в quartusе (всё создал и соединил, даже тестовый написал, но не уверен в его правильности полностью), то при запуске RTL-моделирования не происходит её запуск в modelSim. В чем может быть проблема? Посмотрите пожалуйста
https://yadi.sk/d/pfB7RDpLcJM7R - ModelSim
https://yadi.sk/d/iHRYJkjHcJM7T - Quartus
0
Надоела реклама? Зарегистрируйтесь и она исчезнет полностью.
raxper
Эксперт
30234 / 6612 / 1498
Регистрация: 28.12.2010
Сообщений: 21,154
Блог
 26.10.2014, 20:03
Помогаю со студенческими работами здесь

Icarus Verilog. GNU GPL компилятор под Verilog
...представляет собой свободную и компактную реализацию компилятора для IEEE-1364 Verilog языка описания аппаратуры. Основан на GTKWave...

[VHDL] Преобразовать восьмеричный код в двоичный
Всем привет. Кто в курсе, нужно преобразовать восьмеричный код в двоичный с числом розрядов бит ровно 12?

[VHDL] Не выполняется часть кода
Подскажите в чем проблема. Не выполняется часть кода, где и=16. Если вручную выставить и=16 все ок. Если через сигналы(как на скрине), то...

Можно ли из VHDL кода сделать схему?
Доброго всем дня!... Собственно бум-бум я в схемотехнике, вот и прошу вас помочь разобраться в проблеме. Собственно необходимо сделать...

[VHDL] Преобразование двоично-десятичного кода в двоичный
Написать код и протестировать его(как я понимаю написать TestBench). Помогите пожалуйста


Искать еще темы с ответами

Или воспользуйтесь поиском по форуму:
10
Ответ Создать тему
Новые блоги и статьи
Access
VikBal 11.12.2025
Помогите пожалуйста !! Как объединить 2 одинаковые БД Access с разными данными.
Новый ноутбук
volvo 07.12.2025
Всем привет. По скидке в "черную пятницу" взял себе новый ноутбук Lenovo ThinkBook 16 G7 на Амазоне: Ryzen 5 7533HS 64 Gb DDR5 1Tb NVMe 16" Full HD Display Win11 Pro
 Музыка, написанная Искусственным Интеллектом
volvo 04.12.2025
Всем привет. Некоторое время назад меня заинтересовало, что уже умеет ИИ в плане написания музыки для песен, и, собственно, исполнения этих самых песен. Стихов у нас много, уже вышли 4 книги, еще 3. . .
От async/await к виртуальным потокам в Python
IndentationError 23.11.2025
Армин Ронахер поставил под сомнение async/ await. Создатель Flask заявляет: цветные функции - провал, виртуальные потоки - решение. Не threading-динозавры, а новое поколение лёгких потоков. Откат?. . .
Поиск "дружественных имён" СОМ портов
Argus19 22.11.2025
Поиск "дружественных имён" СОМ портов На странице: https:/ / norseev. ru/ 2018/ 01/ 04/ comportlist_windows/ нашёл схожую тему. Там приведён код на С++, который показывает только имена СОМ портов, типа,. . .
Сколько Государство потратило денег на меня, обеспечивая инсулином.
Programma_Boinc 20.11.2025
Сколько Государство потратило денег на меня, обеспечивая инсулином. Вот решила сделать интересный приблизительный подсчет, сколько государство потратило на меня денег на покупку инсулинов. . . .
Ломающие изменения в C#.NStar Alpha
Etyuhibosecyu 20.11.2025
Уже можно не только тестировать, но и пользоваться C#. NStar - писать оконные приложения, содержащие надписи, кнопки, текстовые поля и даже изображения, например, моя игра "Три в ряд" написана на этом. . .
Мысли в слух
kumehtar 18.11.2025
Кстати, совсем недавно имел разговор на тему медитаций с людьми. И обнаружил, что они вообще не понимают что такое медитация и зачем она нужна. Самые базовые вещи. Для них это - когда просто люди. . .
Создание Single Page Application на фреймах
krapotkin 16.11.2025
Статья исключительно для начинающих. Подходы оригинальностью не блещут. В век Веб все очень привыкли к дизайну Single-Page-Application . Быстренько разберем подход "на фреймах". Мы делаем одну. . .
Фото: Daniel Greenwood
kumehtar 13.11.2025
КиберФорум - форум программистов, компьютерный форум, программирование
Поддержать - Реклама - Условия использования - Обратная связь
Powered by vBulletin
Copyright ©2000 - 2025, CyberForum.ru