Форум программистов, компьютерный форум, киберфорум
Программируемая логика: ПЛИС, ПАИС
Войти
Регистрация
Восстановить пароль
 
Рейтинг 4.69/13: Рейтинг темы: голосов - 13, средняя оценка - 4.69
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6
1

Перевод кода VHDL на Verilog

04.10.2014, 17:30. Просмотров 2663. Ответов 9
Метки нет (Все метки)

Код
LIBRARY ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
Entity decoder is
Generic (N:  integer := 4); --для моделирование N=4 для программирование ПЛИС N=27000000
Port
(
f0: in std_logic;					--опорный генератор
kk_8:in std_logic_vector (1 to 8);			--входной код
hexS,hexM:out std_logic_vector(0 to 6);		--выходной вектор значения на 7-индикатор
error:out std_logic_vector(1 to 8)			-- индикация разряда ошибочного бита

);
End decoder;

ARCHITECTURE Behavior OF decoder IS
 Signal clk:std_logic:='0'; 
 signal kk_4:std_logic_vector (0 to 3):="0000";
 signal s:std_logic_vector(4 downto 1):="0000";
 signal kod,kk:std_logic_vector (1 to 8):="00000000";
 Component delitel is 			--Делитель частоты опорного генератора
 Port
 (
  f_in:in std_logic;		--частота опорного генератора.
  f_out:out std_logic	--частота 1Гц.
 );
 End component;
 Component hex is		--компонент отображения на семиразрядном индикаторе
 Port
 (
  inp:in std_logic_vector (0 to 3);			--входной вектор значения 
  indicS,indicM:out std_logic_vector(0 to 6)	--выходной вектор значения на 7-индикатор
 );
 End component;
 
Begin
L1: delitel port map (f0,clk);
  Process (clk)
  Variable x:integer range 0 to 15:=0 ;
  Begin	
  if clk'event and clk='1' then
  kod<=kk_8;
  End if;
  s(4)<=kod(1) xor kod(2) xor kod(3) xor kod(4) xor kod(5) xor kod(6) xor kod(7) xor kod(8);
  s(1)<=kod(1) xor kod(3) xor kod(5) xor kod(7);
  s(2)<=kod(2) xor kod(3) xor kod(6) xor kod(7);
  s(3)<=kod(4) xor kod(5) xor kod(6) xor kod(7);
  x:=conv_integer(s);
  if x>7 then 
  if x=8 then
  error<="00000001";
  kk<=kod;
  else
  x:=x-8; 
  for i in 1 to 8 loop
  if i=x then 
  error(i)<='1';
  kk(i)<=not(kod(i));
  else
  kk(i)<=kod(i);
   error(i)<='0';
   end if;
  end loop;
  end if;
  elsif x=0 then
  error<="00000000";
  kk<=kod; 
  elsif x<8 then
  error<="11111111" ;
  kk<="00000000";
  End if; 
  End process; 
kk_4<=(kk(7),kk(6),kk(5),kk(3));
L2:hex port map (kk_4,hexS,hexM);
End Behavior;
Добавлено через 51 секунду
Помогите, пожалуйста перевести это, очень нужно. Сам VHDL не изучал никогда
0
Лучшие ответы (1)
Programming
Эксперт
94731 / 64177 / 26122
Регистрация: 12.04.2006
Сообщений: 116,782
04.10.2014, 17:30
Ответы с готовыми решениями:

VHDL-Verilog
Есть задание,реализовать защелку с входом разрешения. Есть вот такая таблица истинности: ...

VHDL и Verilog в одном проекте ISE Xilinx
Подключила файл verilog производителя микросхемы PSram (Micron) в проект на VHDL в программе ISE...

VHDL. Часть кода
Подскажите в чем проблема. Не выполняется часть кода, где и=16. Если вручную выставить и=16 все ок....

Можно ли из VHDL кода сделать схему?
Доброго всем дня!... Собственно бум-бум я в схемотехнике, вот и прошу вас помочь разобраться в...

9
10205 / 6587 / 493
Регистрация: 28.12.2010
Сообщений: 21,165
Записей в блоге: 1
04.10.2014, 18:50 2
...в закрепленной теме по ПЛИС есть хорошее справочное пособие (даже онлайн) по VHDL.
0
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6
04.10.2014, 19:26  [ТС] 3
А помочь никто не может?
0
10205 / 6587 / 493
Регистрация: 28.12.2010
Сообщений: 21,165
Записей в блоге: 1
04.10.2014, 19:27 4
...а вы не путаете помощь с написанием за вас? Начинайте писать, если чего непонятно - открываем справочник.
0
Почетный модератор
Эксперт по компьютерным сетямЭксперт Windows
28012 / 15738 / 971
Регистрация: 15.09.2009
Сообщений: 67,812
Записей в блоге: 78
04.10.2014, 19:28 5
Господь Бог разве что, раз сам не желаешь читать.
за тебя делать никто тут не будет.
0
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6
20.10.2014, 23:07  [ТС] 6
Вот я попытался перенести это на verilog, но всё равно я не смог до конца разобраться в этом vhdl. Не понимаю некоторые места, смысл предложения не понимаю, как он должен выглядеть
Код
module decoder (f0,clk,kk_8,s,x,i,kod,kk,hexS,hexM,error);
  input fo,clk;
  input [8:1]kk_8,kod,kk;
  output [6:0]hexS,hexM;
  output [8:1]error;
  reg [6:0]hexS,hexM;
  reg [8:1]error;
  wire [3:0]s;
  wire x,i;
  decoder_7indicator g1(inp,indicS,indicM);
  always @(posedge clk)
    begin 
      if (clk)
        kod<=kk_8;
          assign s[4]=kod[1]^kod[2]^kod[3]^kod[4]^kod[5]^kod[6]^kod[7]^kod[8];
          assign s[1]=kod[1]^kod[3]^kod[5]^kod[7];
          assign s[2]=kod[2]^kod[3]^kod[6]^kod[7];
          assign s[3]=kod[4]^kod[5]^kod[6]^kod[7];
          x<=s;
          if (x>7)
            if (x=8)
              error=8'b00000001;
              kk<=kod;
            else
              x=x-8;
              for (i=1;i<8;i=i+1)
              begin
                if (i==x)
                  error[i]=1;
                  kk[i]=~kod[i];
                else 
                  kk[i]<=kod[i];
                  error[i]=0;
              end
          else if (x==0)
            error=8'b00000000;
            kk<=kod;
          else if (x<8)
            error=8'b11111111;
            kk=8'b00000000;
        end 
    kk_4=(kk[7],kk[6],kk[5],kk[3]);
endmodule
Вот Декодер отображения на 7-ми разрядном индикаторе.
Код
module decoder_7indicator (inp,indicS,indicM);
  input [3:0]inp;
  output [6:0]indicS,indicM; //входной вектор значения 
  reg [6:0]indicS,indicM; //выходной вектор значения на 7-индикатор
  always @(inp)
    case (inp)
      4'b0000: 
      begin
        indicS<=7'b0000001; indicM<=7'b0000001;//0
      end
      4'b0001: 
      begin
        indicS<=7'b0000001; indicM<=7'b0000000;//1
      end
      4'b0010: 
      begin
        indicS<=7'b0000001; indicM<=7'b1001100;//2
      end
      4'b0011: 
      begin 
        indicS<=7'b1001111; indicM<=7'b0010010;//3
      end
      4'b0100: 
      begin
        indicS<=7'b0000001; indicM<=7'b0010010;//4
      end
      4'b0101: 
      begin
        indicS<=7'b1001111; indicM<=7'b0000001;//5
      end
      4'b0110: 
      begin
        indicS<=7'b0000001; indicM<=7'b0100000;//6
      end
      4'b0111: 
      begin
        indicS<=7'b1001111; indicM<=7'b1011100;//7
      end
      4'b1000: 
      begin
        indicS<=7'b0000001; indicM<=7'b1001111;//8
      end
      4'b1001: 
      begin
        indicS<=7'b0000001; indicM<=7'b0000100;//9
      end
      4'b1010: 
      begin
        indicS<=7'b0000001; indicM<=7'b0100100;//10
      end
      4'b1011: 
      begin
        indicS<=7'b1001111; indicM<=7'b0000110;//11
      end
      4'b1100: 
      begin
        indicS<=7'b0000001; indicM<=7'b0000110;//12
      end
      4'b1101: 
      begin
        indicS<=7'b1001111; indicM<=7'b1001111;//13
      end
      4'b1110: 
      begin
        indicS<=7'b0000001; indicM<=7'b0001111;//14
      end
      4'b1111: 
      begin
        indicS<=7'b1001111; indicM<=7'b0100100;//15
      end
      default: 
      begin
        indicS<=7'b1111110; indicM<=7'b1111110;//null
      end
    endcase  
endmodule
Помогите доработать немного, скажите где ошибся

Добавлено через 20 часов 37 минут
Ау народ, есть кто живой. Гляньте хоть и скажите че не так

Добавлено через 3 часа 26 минут
Вот немного исправленная версия декодера
Код
module decoder (clk,kk_8,hexS,hexM,error);
  input fo,clk;
  input [8:1]kk_8;
  output [6:0]hexS,hexM;
  output [8:1]error;
  reg [6:0]hexS,hexM;
  reg [8:1]error;
  reg [4:1]s=4'b0000;
  reg [3:0]kk_4=4'b0000;
  reg [8:0]kod,kk=8'b00000000;
  reg x;
  wire f0;
  integer i;
  decoder_7indicator g1(inp,indicS,indicM);
  initial
    clk=0;      
  always @(posedge clk)
      if (clk)
        kod<=kk_8;
          assign s[4]=kod[1]^kod[2]^kod[3]^kod[4]^kod[5]^kod[6]^kod[7]^kod[8];
          assign s[1]=kod[1]^kod[3]^kod[5]^kod[7];
          assign s[2]=kod[2]^kod[3]^kod[6]^kod[7];
          assign s[3]=kod[4]^kod[5]^kod[6]^kod[7];
          assign x={s[1],s[2],s[3],s[4]};
          if (x>7)
            if (x==8)
              error=8'b00000001;
              kk<=kod;
            
            else
              x=x-8;
              for (i=1;i<=8;i=i+1)
                if (i==x)
                  error[i]=1;
                  kk[i]=~kod[i];
                else 
                  kk[i]<=kod[i];
                  error[i]=0;
          else if (x==0)
            error=8'b00000000;
            kk<=kod;
          else if (x<8)
            error=8'b11111111;
            kk=8'b00000000; 
   assign kk_4={kk[7],kk[6],kk[5],kk[3]};
endmodule
Ну не молчите, помогите пожалуйста
0
28 / 28 / 1
Регистрация: 10.12.2009
Сообщений: 792
22.10.2014, 12:29 7
Лучший ответ Сообщение было отмечено raxp как решение

Решение

Strannik1980,
http://www.edautils.com/vhdl2verilog.html
http://www.syncad.com/verilog_vhdl_translator.htm
http://www.softpedia.com/get/O... vhdl.shtml
0
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6
22.10.2014, 19:31  [ТС] 8
И это реально работает?
0
28 / 28 / 1
Регистрация: 10.12.2009
Сообщений: 792
23.10.2014, 10:57 9
Strannik1980, попробуй)
0
0 / 0 / 0
Регистрация: 13.05.2013
Сообщений: 6
26.10.2014, 20:03  [ТС] 10
Ребята, такая проблема: в modelSim я вроде как написал файлы, тестовые тоже, даже вроде правильно работают, но вот когда создал проект в quartusе (всё создал и соединил, даже тестовый написал, но не уверен в его правильности полностью), то при запуске RTL-моделирования не происходит её запуск в modelSim. В чем может быть проблема? Посмотрите пожалуйста
https://yadi.sk/d/pfB7RDpLcJM7R - ModelSim
https://yadi.sk/d/iHRYJkjHcJM7T - Quartus
0
IT_Exp
Эксперт
87844 / 49110 / 22898
Регистрация: 17.06.2006
Сообщений: 92,604
26.10.2014, 20:03

Заказываю контрольные, курсовые, дипломные и любые другие студенческие работы здесь.

Преобразование двоично-десятичного кода в двоичный (VHDL)
Написать код и протестировать его(как я понимаю написать TestBench). Помогите пожалуйста

Перевод кода с Паскаля (перевод в метры)
var a,b,d:integer; c,e:real; begin writeln('1-дециметр 2-километр'); writeln('3-метр ...

Перевод кода
Помогите, пожалуйста, перевести этот код на c++. Я совсем не знаю Паскаль program dddd; var...

Перевод кода на с++
Program z15_1_6; const n=5; const m=5; var massiv:array of integer;...

Перевод кода С++ на Си
Здравствуйте! Прошу помощи в переводе данного кода с языка Cpp на язык Си. Буду очень благодарен за...

Перевод кода
Помогите пожалуйста перевести код с С++ на VB SendMessage(NULL,100,NULL,NULL);...


Искать еще темы с ответами

Или воспользуйтесь поиском по форуму:
10
Ответ Создать тему
Опции темы

КиберФорум - форум программистов, компьютерный форум, программирование
Powered by vBulletin® Version 3.8.9
Copyright ©2000 - 2020, vBulletin Solutions, Inc.