Логический стабилизатор и небольшие планы на будущее.
Запись от Hrethgir размещена 31.07.2024 в 20:46
Показов 967
Комментарии 0
|
Давно смотрел на этот узел в схеме, решение мне понравилось, но как это описать на уровне терминологии - в голову как то не шло. Задача узла тривиальная - есть последовательная цепь, и если по цепи электронный ключ, ещё это называют управляемым буфером в Verilog, не пропускает сигнал, то задача стабилизатора вместо заместить плавающий сигнал сигналом нуля. В этой схеме последовательная линия электронных ключей если и пропускает что-то, то только единицу. Один экземпляр электроннного ключа выделен перевёрнутой галочкой. Сам логический стабилизатор состоит из элемента НЕ и логического инвертора . Скорость переключения логического стабилизатора в реале пока не определена, но симулятор ошибки не выдаёт, из чего можно сделать вывод, что скорость переключения совпадает с скоростью переключения электронного ключа, так как в нём на скорость переключения в режим ОТКЛ влияет только скорость переключения элекмента НЕ. И собственно, почему есть такое желание подчеркнуть значение этого логического элемента...нравится он мне, стабилизатор - это хорошо, он поможет мне с асинхронной, или как её ещё называют - статической логикой, потому что одним из плюсов тактирования сигнала является - избежание ошибок (в логике, а не пакетной передаче данных других плюсов просто не может существовать - там вариантов разветвления цепи причин не так много). Всё это конечно размышления такие - не специалиста. Так вот к чему клоню это всё, что если с кэшем памяти всё пройдёт нормально, и автомат активации ячеек будет вполне удачным - то разумеется потом я приступлю к АЛУ, как и писал, у него не будет аккумулятора, я вообще попробую реализовать безтригерный АЛУ, как писал, предположительно он будет иметь вместо аккумулятора кэш переменных, где отдельно будет шина входящих данных и две шины выходящих данных. И собственно - будет предпринята попытка реализовать сумматор, умножитель и прочее, работающее "влёт" - практически на одних логических стабилизаторах, логические элементы тоже будут - без них однозначно не получится, но может быть и без них, так как вместо управляемого инвертора в логическом стабилизаторе я могу применить и просто управляемый буфер. Но это в перспективе, первый логический стабилизатор мне понадобился пока именно такой, остальное уже в ходе проектирования АЛУ выяснится. К работе над своим процессором мне подтолкнула активная реклама алгоритмов школьной сложности, со стороны участников сети, которые самостоятельно причисляют, видимо, себя к учёной части населения планеты. Хотел изначально писать про этот стабилизатор после того, как наконец прошью FPGA, но это дело подзатянулось немного, вероятно потому, что я качал не те версии программатора для своей ОС, и только недавно обнаружил в сети публикацию видеоматериала именнно по моей ОС и FPGA, а дел ещё не мало предстоит других, и уж точно что даже зная что и как - быстро не получится, потому что еду домой с работы скоро, и туда нужно приготовить доставку деталей для таких других дел как собрать пеногенератор, потом ещё, и наверняка ещё. Быстро не будет, хоть и кажется что всё готово - осталось только прошить, даже так - быстро не будет. Изначально ориентировался на исполнение на биполярных транзисторах, из-за отсутствия задержки, между эмитером и коллектором, смены уровня сигнала в насыщенном режиме. И собственно задержку в своих логических схемах предполагаю только при смене режимов работы транзисторов. А как это будет в конечном счёте - точно не знаю. |
Размещено в Без категории
Надоела реклама? Зарегистрируйтесь и она исчезнет полностью.
Всего комментариев 0
Комментарии
