Проверка по параллельной линии - достижение максимальной скорости распространения сигнала.
Запись от Hrethgir размещена 27.03.2024 в 23:41
Показов 1219
Комментарии 2
|
Предположительно - сигнал будет распространяться со скоростью приближённой к максимальной скорости света, задерживающий фактор - управляемый буфер. Два самых нижних горизонтальных провода - для задания двух крайних ячеек кэша мостов, триггеры Bridges которых надо заполнить. Для распространения сигнала в каждую ячейку аппарата механизма заливки кэша мостов размещено два триггера - один для заливки направо, другой для заливки налево. Источником сигнала служат триггеры с двух крайних ячеек. Заливка проходит свободно, так как управляемые буферы включаются заранее от нулевого выхода триггера противоположной линии. Соответственно окончание процесса происходит автономно. Более подробное описание завтра. И возможно управляемые буферы потребуются для заливки триггера мостов, так как схему в симуляции ещё не проверил, а без управляемых триггеров бывает возбуждение цепи (типа короткого замыкания, хотя в книге по схемотехнике цифровой вроде было понятие). Завтра доделаю. Вообще конечно несколько вечеров (час-два в день) потратил на продумывание и максимальное сокращение элементов, ну вот вроде как так должно быть. Контакты снизу - для запуска процесса. Старт процессов заливки справа и слева нужно сделать одновременным, чтобы избежать возможных ошибок. Ну конечно всё это ещё проверять надо будет. Пока что механизм заливки чисто фрагментом, в смысле двух ячеек он не перекрывает, только одну и то - самую первую по адресу ячейки, для остальных его нужно немного доделать. И ещё очень спорный момент по сединению ненулевых выходов двух триггеров противонаправленных линий - туда тоже быть может придётся пожертвовать управляемый буфер, но это чисто из-за реализации самих FPGA или симуляторов - так как эти два триггера никогда не смогут иметь одновременно содержимое равное единице, так как это противоречит механизму заливки, и поэтому чисто логически - замыкания или возбуждения цепи быть не должно. На ячейку два триггера, и немного логических элементов. Вероятно что другие манипуляции над кэшем мостов теряют смысл вследствии скорости работы механихма заливки. Впрочем оставляю два варианта, так как неясно какие вещи позволяет "вытворять" "звурь" по прозвищу FPGA в симуляторе проверю варианты, возможно что управляемых буферов нужно больше. Если делать типа второго варианта - там вообще молниеносно, то достаточно будет заливки вправую сторону, слева просто обозначать окнчание, и это будет скорее всего самое верное и правильное. Оставляю третий вариант - заливка чисто слева направо. Триггер LLLeft служит чисто ограничителем или точечной установкой состояния моста, если таковая требуется. Так уж получилось, что продолжение было таким долгим от крайней публикации, были попытки установки на убунту Xilinx овского ПО, пока которые ещё не оставил и буду продолжать. FPGA приобретено и возможность использования упускать не охота, тем более там много логических ячеек. Третий вариант, видимо наиоптимальнейший. Скорее всего он получит развитие. Из профита третьего варианта - он же позволяет реализовать более быструю заливку (практически скорость распространения сигнала по цепи без задержек, так как все управляемые буферы "взведены" заранее), и он-же позволяет реализовать более мелкие манипуляции без дополнительных средств, используя только ограничитель - без самой заливки. |
Размещено в Без категории
Надоела реклама? Зарегистрируйтесь и она исчезнет полностью.
Всего комментариев 2
Комментарии
-
И исключение недоработок и ошибок даёт в общей сложности такой результат схемопостроения. В симуляторе проверено. Работает без ошибок. и в общем-то мгновенно. Теперь я знаю что возбуждает цепь только пересечение разнопотенциальных сигналов. То-есть, схемотехника пооностью соответствует логике, просто с неопределённым состоянием гибче получается, ну у меня пока так - без неопределённых состояний.
В целом я ожидал более тяжелых возможностей исполнения, но так-то в принципе всё легковесно и быстро настолько - насколько возможно... остаётся мечтать, что так-же доберусь до создания собственного так-же быстрого АЛУ, но это скорее всего останется мечтой, на это надо много дней, а у меня только час-два в вечер.Запись от Hrethgir размещена 30.03.2024 в 22:07 
-
Странное поведение управляемых буферов, сработало только от первой ячейки.
Впрочем всё равно - схема с ошибкой пока что.Запись от Hrethgir размещена 31.03.2024 в 07:55
