Логическое сокращение и без того короткого полного сумматора. Естественное окончание работ над ним.

1) Любую декомпозицию можно записать как булеву формулу, потом раскрыть скобки, получить ДНФ и эту ДНФ минимизировать. Я это сделал. Для выхода суммы в Вашей схеме после минимизации НЕ получилось ожидаемое XOR3. Проделайте всё то же самое сами, может быть у Вас получится. Аргумент о том, что только симулятору можно доверять я не принимаю. Доверять можно и нужно уравнениям. Симулятор нужен для того чтобы проверить динамические процессы. Устанавливать его я не собираюсь, он мне не нужен.

2) FPGA состоит из логических блоков, а каждый блок состоит из LUT, схемы переноса (XOR2 + MUX 2:1), триггеров (защёлок) и настраиваемых связей. Таким образом, инвертора, как отдельного элемента в блоке нет. Чтобы его реализовать нужно использовать LUT целиком. Именно поэтому мне не понятно что Вы хотите сказать схемой из Википедии, где используются AND2 и инверторы. Эта схема предназначена для того, чтобы продемонстрировать функциональную полноту базиза и больше не для чего. Чтобы экономить LUT, а значит площадь, нужно делать декомпозицию во многовходовые элементы (4 или 6 входов, в зависимости от конкретной FPGA). Чтобы реализовать конкретный элемент на конкретной LUT ( по координатам) нужно использовать instantiation. Это самый низкий уровень программирования. Относится ли он к структурному стилю Verilog или нет - не важно, а важно то, что это точная настройка. Про instantiation я уже писал и даже привел конкретный пример для Gowin. Вы не обратили на это внимания.